CN117750773B 用薄柵極多晶硅形成高電壓晶體管的方法 （英飛凌科技有限責任公司）

201880041674.22018.07.12US2006216900A1,2006.09.28US2010193856A1,2010.本申請涉及用薄柵極多晶硅形成高電壓晶區(qū)域中形成高壓場效應晶體管(HVFET)柵極。執(zhí)行高能量注入以在鄰近HVFET柵極的襯底中的源2在所述存儲器區(qū)域和所述外圍區(qū)域中的所述襯底的表面上沉積第一多晶硅層和高度在所述外圍區(qū)域中的高電壓區(qū)中圖案化所述高度提高膜、平面化所述第二多晶硅層，以去除所述第二其中，所述第一源極/漏極區(qū)域包括注入到所述襯底中的深度大于所述襯底的表面上圖案化所述第二多晶硅層以在鄰近所述存儲器柵極的所述存儲器區(qū)域中形成選擇柵在圖案化所述第二多晶硅層之前，在所述外圍區(qū)域中的低電壓區(qū)中形成邏輯柵極圖在圖案化所述第二多晶硅層之后，注入離子以在鄰近所述在所述邏輯柵極圖案、所述高電壓柵極、所述存儲器述存儲器柵極和所述選擇柵極的所述第一源極/漏極區(qū)域和所述第二源極/漏極區(qū)域上方以及在所述高電壓柵極和所述選擇柵極的頂表面上形在所述襯底的表面上沉積并平面化層間電介質，所述邏3將第一多晶硅層沉積于在存儲器區(qū)域中的襯底的表面上形成的電域中形成存儲器柵極以及在所述外圍區(qū)域的高電壓區(qū)中形在鄰近所述高電壓柵極的所述襯底中注入離子以形成第一源平面化所述第二多晶硅層，以去除所述第二在所述外圍區(qū)域中的低電壓區(qū)中形成用于低電壓柵極的圖案化所述第二多晶硅層的剩余部分以在鄰近所述存儲器柵極的所述存儲器區(qū)域中注入離子以在鄰近所述邏輯柵極圖案、所述存儲器柵極和所述在所述邏輯柵極圖案、所述高電壓柵極、所述存儲器所述存儲器柵極和所述選擇柵極的所述第一源極/漏極區(qū)域和所述第二源極/漏極區(qū)域上方以及在所述高電壓柵極和所述選擇柵極的頂表面上形在所述襯底的表面上沉積并平面化層間電介質，所述邏極和所述高k金屬柵極在所述襯底的表面上方包括相等在所述存儲器區(qū)域和所述外圍區(qū)域中的所述襯底的表面上沉在所述第一多晶硅層上沉積高度提高膜，其中，所述高度提高膜4在鄰近所述高電壓柵極的所述襯底中注入離子以形成源平面化所述第二多晶硅層，以去除全部的所述高度提高膜以及所述圖案化所述第二多晶硅層的剩余部分以在鄰近所述存儲器柵極的所述存儲器區(qū)域中深度大于所述襯底的表面上方的所述高電壓柵極的高和所述柵極電介質以形成所述高電壓柵極是在單個圖案化操作中形成所述邏輯柵極圖案期間保護所述存儲器柵極和所述在所述襯底的表面上沉積并平面化層間電介質，所述邏極和所述高k金屬柵極在所述襯底的表面上方包括相等5[0003]本申請是于2017年12月20日提交的序列號為15/848,327的美國非臨時專利申請的國際申請，其要求于2017年7月19日提交的序列號為62/534,463的美國臨時專利申請的[0004]本公開大體上涉及半導體器件，且更具體地涉及非易失性存儲器(NVM)器件及其[0005]閃存或非易失性存儲器(NVM)器件通常包括儲存元件或單元的網(wǎng)格或陣列，每個低電壓下工作的邏輯場效應晶體管(FET)，以及能夠支持NVM晶體管所需的高電壓的多個(MG)的將在襯底的存儲器區(qū)域中的襯底的表面上形成的ONO堆疊，以及形成用于高壓場效漏極注入的摻雜劑到達HVFET柵極下面6[0015]針對將要在所述外圍區(qū)域中形成的高壓場效應晶體管(HVFET)柵極對所述HE膜、[0018]在所述外圍區(qū)域中形成低壓(LV)邏輯FET，其中所述LV邏輯FET是高k金屬柵極[0028]將多晶硅柵極層沉積在存儲器區(qū)域中的襯底的表面上形成的ONO堆疊上，以及在[0031]針對將要在所述存儲器區(qū)域中形成的存儲器柵極(MG)和將要在所述外圍區(qū)域中7[0034]在所述外圍區(qū)域中形成低壓(LV)邏輯FET，其中所述LV邏輯FET是高k金屬柵極[0046]針對將要在所述襯底的表面上形成的高壓場效應晶體管(HVFET)柵極對所述HE[0050]其中，所述襯底中的所述輕摻雜區(qū)域的深度大于所述襯底的表面上方的所述高能量注入的摻雜劑到達所述HVFET柵極下方的溝[0055]本發(fā)明的實施例的另外的特征和優(yōu)點以及本發(fā)明的各種實施例的結構和操作在8[0057]圖1是包括存儲器單元的陣列和多個外圍電路的非易失性存儲器(NVM)器件的示[0058]圖2是根據(jù)本公開的實施例的包括存儲器區(qū)域中的分離柵極存儲器單元以及外圍[0059]圖3是根據(jù)本公開的實施例的圖2的分離柵極存儲器單元的實施例的橫截面的詳[0063]圖7A_7I示出了根據(jù)圖6A_6C的制造方法在其制造期間的不同點處的NVM器件的一[0064]本發(fā)明的實施例的特征和優(yōu)點從下面結合附圖所闡述的詳細描述中將變得更明9的化學機械拋光或平面化工藝。該工藝通常使用磨料和/或腐蝕性膠體漿料與機械力的結[0076]圖1示出了包括存儲器陣列102和多個外圍電路的非易失性存儲器(NVM)器件100中每個存儲器單元的位線(BL)。然后源極線驅動器112將高電壓(典型地從大約4到大約10單元的WL施加信號來選擇存儲器陣列102中的一行存儲器單元，向列解碼器108提供列地204的實施例中，HVFET206和邏輯FET208通過圍繞每個區(qū)或區(qū)域或器件的淺槽隔離結構圍區(qū)域216。外圍區(qū)域216被STI212進一步分成在其中形成邏輯FET208的邏輯或低電壓存儲器區(qū)域214和外圍區(qū)域216可以位于襯底210的任何區(qū)(包括非相鄰區(qū))中，并且可以包括不同區(qū)域214/216中每一個的多個實[0083]圖3示出了包括在襯底308上的公共或共享溝道306上形成的存儲器柵極(MG302)極(S/D)區(qū)域310和第二源極/漏極(S/D)區(qū)域312。區(qū)域310和312根據(jù)施加到每個存儲器單電荷俘獲堆疊316包括夾在兩個二氧化硅層316a和316c之間的電荷捕獲氮化硅層316b，以介質層316a、316c之間的多晶硅電荷存儲層316b，以產生浮置柵極MOS場效應晶體管[0085]存儲器單元300還包括在選擇柵極304和S/D區(qū)域310和312的表面上的自對準硅化及與SG304的多晶硅的觸點和可選地在該圖中未示出的實施例中的與MG302的觸點之間邏輯FET400是高K金屬柵極(HKMG)邏輯FET，其具有由側壁間隔物404包圍的金屬柵極402[0087]與前幾代邏輯FET的柵極相比，HKMG邏輯FET400的金屬柵極402具有更窄的寬度HKMG邏輯FET的金屬柵極402的高度被限制在約300至約1000埃(A),以確保由蝕刻或去除極形成在高K柵極電介質406上，側壁間隔物404形成在犧牲柵極周圍，并且層間電介質以HKMG邏輯FET的金屬柵極402的高度被限制在約300至約1000A.此外，由于平面化層間輯FET400之前或同時形成并與其共面的存儲器單元和HVFET的柵極高度也被限制在類似[0090]圖5示出了適用于圖1和圖2的NVM器件的HVFET500的實施例。根據(jù)本公開的實施例制造的HVFET500將在下面參考圖6A_6C和圖7A_7I被詳細描述，其能夠處理幅度高達約HVFET柵極電介質506上或上方，該電介質506覆蓋在襯底512中形成的分隔源極和漏極(S/FET400的柵極替換工藝所施加的限制，HVFET柵極502需要等于或小于約1000A使用本其中HVFET柵極502由薄多晶硅柵極層形成并且具有從大約300到大約1000A的柵極高度。[0093]現(xiàn)在將參考圖6A_6C和圖7A至7I詳細描述用于制造包括嵌入或整體地形成在單個方法或工藝流程的實施例的流程圖。圖7A到7I是示出了根據(jù)圖6A_6C的方法在NVM器件700的制造期間的NVM器件700的一部分的橫截面視輯FET的低電壓(LV)區(qū)與將要形成HVFET的高電壓[0095]接下來，在存儲器區(qū)域706中的襯底704的表面712中形成用于一個或更多個存儲器單元的連續(xù)的第一溝道710，在外圍區(qū)域708的LV區(qū)中形成用于HKMG邏輯FET的第二溝道柵極電荷儲存層多晶硅。阻擋層718c可以包括一層或更多層的熱生長或沉積的二氧化硅(SiO2)和/或通過CVD、PECVD或ALD沉[0097]如所示，由于將形成HKMG邏輯FET的LV區(qū)中的襯底704的表面712在形成HKMG邏輯[0098]HV柵極電介質720覆蓋在外圍區(qū)域708的HV區(qū)中的第三溝道716上形成。HV柵極電積至從約300至約1000A的厚度。可選擇地，第一多晶硅柵極層722可以被沉積為未一多晶硅柵極層722、電介質層724和HE膜726的組合厚度為約1000至約2500A.已經(jīng)發(fā)在HE膜726的表面上形成掩模，然后使用任何標準干法或濕法蝕刻技術各向異性地蝕刻HE干法蝕刻；并且氮化硅(SiN)可以使用含氟氣體(如CF4或CHF3)的低壓等離子體進行干法蝕晶化注入可以包括以約5至約50keV的能量注入鍺(Ge)離子并且注入到約1e13cm_3至約HE膜726非晶化，提高了HE膜726防止注入的離子穿透HVFET柵極堆疊并到達溝道716的能特(keV)的能量注入適當?shù)碾x子種類至約1e1襯底704表面下方約400至約2000A的深度的LDD732。質734可以包括類似于電荷俘獲堆疊718的ONO電介質，并且可以使用相同的CVD、PECVD或[0106]接下來，去除從存儲器區(qū)域706中柵極間電介質734的形成中殘留在襯底704表面蝕刻使用上述任何標準氧化物和氮化物等離子體蝕刻化學物質。SG柵極電介質736可以包括一層或更多層合適的電介質材料，例如通過CVD、PECVD或ALD沉積的厚度為約10至約約400A的厚度。的表面上或上方的層，以去除MG728和HVFET柵極730上方的第二多晶硅柵極層738和HE膜柵極730上的部分可以用作用于平面化的CMP或等離子體蝕刻的停724的柵極堆疊被去除，暴露出襯底704的表面712。在暴露的表面上沉積高K柵極電介質在標準多晶硅蝕刻化學物質(例如CHF3或C2H2或HBr/O2)的等離子體中，使用中等功率(約使用標準光刻和蝕刻技術圖案化電介質材料(例如二氧化硅(SiO2)或氮化硅(SiN))層來被或氮化硅(SiN)，隨后進行毯式(blanket)蝕刻或間隔物蝕刻以去除沉積在襯底704的水平形成自對準硅化物或自對準多晶硅化物756(步驟634)。自對準多晶硅化物也可以形成在藝平面化以形成平面化的表面，犧牲柵極的頂表面通過圖案化的硬掩模760(步驟638)。圖案化的硬掩模760通常通過使用標準光刻和蝕刻技術圖鎢及其合金，并且可以使用合適的標準沉積技術來沉積或形成，包括CVD和物理氣相沉積摘要部分可能闡述了如發(fā)明人所設想的本發(fā)明的一個或更多個但并非所有的示例性實施邏輯FET和HVFET的NVM器件及其形成方法。上面已經(jīng)借助于示出特定功能及其關系的實現(xiàn)