數字電子技術基本教程-閻石-6時序邏輯電路2

6.3常用時序邏輯電路6.3.1寄存器：①用于寄存一組二值代碼，N位寄存器由N個觸發器組成，可存放一組N位二值代碼②只要求其中每個觸發器可置1，置0采用邊沿觸發器結構的74LS1756.3.2移位寄存器（代碼在寄存器中左/右移動）具有存儲＋移位功能器件實例：74LS194，左/右移，并行輸入，保持，異步置零等功能RDS1S0工作狀態0XX置零100保持101右移110左移111并行輸入S1S0:控制輸入端D3D2D1D0:并行數據輸入端Q3Q2Q1Q0:數據輸出DIR:右移串行輸入DIL:左移串行輸入擴展應用（四位八位）主要用途（1）數據保存與移位（2）并串與串并轉換（3）移存型計數器計算機A并串轉換串并轉換計算機B并行數據串行數據并行數據傳輸由74LS194構成的能自啟動的4位環形計數器6.3.3計數器

計數器是可以統計輸入脈沖的個數的器件，用于計數、分頻、定時、產生節拍脈沖等計數器二進制計數器十進制計數器N進制計數器加法計數器同步計數器異步計數器減法計數器可逆計數器加法計數器減法計數器可逆計數器二進制計數器十進制計數器N進制計數器······分類：一、異步計數器1、二進制計數器①異步二進制加法計數器在末位+1時，從低位到高位逐位進位方式工作。原則：每一位從“1”變“0”時，向高位發出進位，使高位翻轉②異步二進制減法計數器在末位-1時，從低位到高位逐位借位方式工作。原則：每一位從“0”變“1”時，向高位發出進位，使高位翻轉2、異步十進制加法計數器原理：在4位二進制異步加法計數器上修改而成，要跳過1010~1111這六個狀態12345678910J=0J=1J=0J=K=1J=1J=04位集成二進制異步加法計數器74LS197①CR=0時異步清零。②CR=1、CT/LD=0時異步置數。③CR=CT/LD=1時，異步加法計數。若將輸入時鐘脈沖CP加在CP0端、把Q0與CP1連接起來，則構成4位二進制即16進制異步加法計數器。若將CP加在CP1端，則構成3位二進制即8進制計數器，FF0不工作。如果只將CP加在CP0端，CP1接0或1，則形成1位二進制計數器。二－五－十進制異步計數器74LS90二、同步計數器同步二進制計數器①同步二進制加法計數器原理：根據二進制加法運算規則可知：在多位二進制數末位加1，若第i位以下皆為1時，則第i位應翻轉。由此得出規律，若用T觸發器構成計數器，則第i位觸發器輸入端Ti的邏輯式應為：

從時序圖可見：Q0的頻率是CP的一半，即Q0是CP的二分頻。同理，Q1為4分頻；Q2為8分頻；Q3為16分頻。因此，計數器也稱為分頻電路。器件實例：74LS161工作狀態X0XXX置0（異步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數4位集成二進制同步加法計數器74LS161(163)①CR=0時異步清零。②CR=1、LD=0時同步置數。③CR=LD=1且CPT=CPP=1時，按照4位自然二進制碼進行同步二進制計數。④CR=LD=1且CPT·CPP=0時，計數器狀態保持不變。74LS163的引腳排列和74LS161相同，不同之處是74LS163采用同步清零方式。②同步二進制減法計數器原理：根據二進制減法運算規則可知：在多位二進制數末位減1，若第i位以下皆為0時，則第i位應翻轉。由此得出規律，若用T觸發器構成計數器，則第i位觸發器輸入端Ti的邏輯式應為：③同步加減計數器加/減計數器加/減計數結果(利用加/減端高低電平區別加法與減法)加/減計數器計數結果(脈沖加在加法計數脈沖端則為加法數，反之為減法)兩種解決方案a.單時鐘方式：加/減脈沖用同一輸入端，由加/減控制線的高低電平決定加/減

工作狀態X11X保持XX0X置數(異步)010加計數011減計數4位二進制同步可逆計數器74LS191U/D－加減控制端；S－使能端；LD－異步置數端；D0～D3－并行數據輸入端；Q0～Q3－計數器狀態輸出端；CO/BO是進位/借位信號輸出端；RC是多個芯片級聯時級間串行計數使能端，S＝0，CO/BO＝1時，RC＝CP，由RC端產生的輸出進位脈沖的波形與輸入計數脈沖的波形相同。b.雙時鐘方式4位二進制同步可逆計數器74LS193CR－異步清零端，高電平有效；LD－異步置數端，低電平有效；CPU－加法計數脈沖輸入端；CPD－減法計數脈沖輸入端；D0～D3－并行數據輸入端；Q0～Q