數字電路設計及FPGA應用2014

數字電路設計及FPGA應用學習的效果學習的效果=學習的意愿度×學習的內容主要內容數值進制概念及使用數字電路中的基本器件和單元邏輯電路和時序電路設計實例Verilog語言基礎FPGA概念及應用QuartusII工具的使用數值進制十進制；二進制；十六進制。十進制逢十進一個十百千等對應以10為底加權系數0，1，2，3……如8932，8對應的加權系數為3，9對應的加權系數為2，3對應的加權系數為1，2對應的加權系數為0。8932=8*103+9*102+3*101+2*100二進制逢二進一每位對應以2為底加權系數0，1，2，3……如1101，從左數第一個1對應的加權系數為3，第二個1對應的加權系數為2，第三個0對應的加權系數為1，第四個1對應的加權系數為0。1101=1*23+1*22+0*21+1*20=8+4+0+1

=13d十六進制逢16進一，二進制一種特殊表示方法。對應0、1、……9、A、B、C、D、E、F(十進制0~15)數據位從右到左每位對應以16為底加權系數0，1，2，3……如8Fh，從左數第一個8對應的加權系數為1，第二個F對應的加權系數為0。8Fh=8*161+15(F)*160=128+15

=143dMOS管MOS管和三極管的區別MOS管符號MOS管是電壓驅動型；三極管(NPN,PNP)是電流驅動型二者導通都至少需要一個Vt的電壓閥值。三極管常用型號8050,8550（長電科技）應用舉例。基本單元InverterNandNor比較重要的邏輯單元：Xor異或Xnor同或幾種單元電路的電路構成組合邏輯實例---三八譯碼器38譯碼器是市面上較常用的一種電路，具體信號為74HC138等。基本電路結構與真值表：常用的基本電路D觸發器；加法器；SRAM；ROMD除法器邊沿觸發器件結構工作原理加法器1加法器是電路較長使用的一種電路，在進行“加減乘除”四則運算中必須用到的一種器件。真值表表達式：S=A@B@CinCout=AB+Cin(A+B)

加法器2所有計算機中的加減乘除四則運算都會用到加法器。加—減法：如A-B=A+(-B)=A+/B+1;乘法：A*B，如A1011，B=0010；除法：減法，加上比較。

SRAM靜態隨機存儲器。它是一種具有靜止存取功能的內存，不需要刷新電路即能保存它內部存儲的數據的器件；功耗低，但集成度不如DRAM。另一種叫做DRAM（動態隨機存儲器），集成度高，但需刷新數據。主要用于需要臨時存取并能夠快速讀寫數據的地方，如我們常說的內存。SRAM基本結構：ROMMaskOTPE2PROMFlash存儲器設計舉例MCU設計及應用硬件描述語言兩種硬件描述語言：VerilogVHDL兩種語言的比較VerilogHDL-較多的第三方工具的支持-語法結構比VHDL簡單-學習起來比VHDL容易-仿真工具比較好使-測試激勵模塊容易編寫VHDL-比VerilogHDL早幾年成為IEEE標準；-語法/結構比較嚴格，因而編寫出的模塊風格比較清晰；-比較適合由較多的設計人員合作完成的特大型項目（一百萬門以上）。VerilogHDL的應用方面ASIC和FPGA設計師可用它來編寫可綜合的代碼。描述系統的結構，做高層次的仿真。驗證工程師編寫各種層次的測試模塊對具體電路設計工程師所設計的模塊進行全面細致的驗證。庫模型的設計：可以用于描述ASIC和FPGA的基本單元（Cell）部件，也可以描述復雜的宏單元（MacroCell）。行為級和RTL級描述modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;

Regout;always@(sloraorb)if(!sl)out=a;

elseout=b;endmoduleabslout有關VerilogHDL的幾個重要基本概念

綜合：通過工具把用VerilogHDL描述的模塊自動轉換為用門級電路網表表示的模塊的過程。寄存器傳輸級VerilogHDL模塊：也可稱為RTL（Verilog）HDL模塊。它是符合特定標準和風格的描述狀態轉移和變化的VerilogHDL模塊。能用綜合器把它轉換為門級邏輯。VerilogHDL測試模塊：用VerilogHDL描述的模塊，可以用來產生測試信號序列并可以接收被測試模塊的信號。用于驗證所設計的模塊是否能正常運行，往往不可綜合成具體門級電路。有關VerilogHDL的幾個重要基本概念

4）VerilogHDL頂層（測試）模塊：同上。布局布線：把用綜合器自動生成的門級網表（EDIF）通過運行一個自動操作的布局布線工具，使其與具體的某種FPGA或某種ASIC工藝庫器件對應起來，并加以連接的過程。VerilogHDL后仿真測試模塊：同3）、4），但被測試的模塊至少是一個門級描述的或用具體FPGA(ASIC)庫器件(帶時間延遲信息)描述的結構型VerilogHDL模塊VerilogHDL模塊的結構Verilog模塊的結構由在module和endmodule關鍵詞之間的四個主要部分組成：-端口信息：moduleblock1(a,b,c,d);-輸入/輸出說明：inputa,b,c;outputd;-內部信號：wirex;-功能定義：assignd=a|x;assignx=(b&~c);endmodule

可編程邏輯器件（FPGA）FPGA（Field－ProgrammableGateArray），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。CPLD與FPGA–CPLD:基于乘積項技術，EEPROM/FLASH工藝–FPGA:基于查找表技術，SRAM工藝注：CPLD和FPGA概念并不特別明確。XILINX把基于乘積項技術，EEPROM/FLASH工藝的都叫CPLD，把基于查找表技術，SRAM工藝都叫FPGA；但AL