TCCIASC00552026人工智能芯片面向芯粒的卡間互聯接口測試方法

ICSCCSLCCIASC中國計算機行業協會團體標準T/CCIASC055—Artificialintelligencechips-testmethodofinter-cardinterfacefor2026-02-27發 2026-03-06實 發T/CCIASCT/CCIASC055— 參考文 T/CCIASCT/CCIASC055—GB/T9178GB/T14113UCIeUCIe規范v2.0（SpecificationRevision2.0）AXI協議規范（AXIProtocolSpecification）AXI-Stream（AXI-StreamProtocolGB/T9178、GB/T14113和GB/T46280.1 AdvancedBitErrorErrorCheckingandEndOfEndOfGeneralPurposeInputInputfromGPUMulti-ChipOutputtoGPUPowerRawDataSignalStartOfStartOfUnpacking/PackingMAC測試拓撲如圖1APB、AXI流轉換成協議流，PHY將數據加工處理后傳輸到通信芯粒的PHY， 1測試方法和接口技術要求對照表7.2AXI7.1.1AXI7.2.2AXIAW+WAXIBAXIARAXIR7.2.37.1.37.2.47.1.1.87.2.5SHAPING7.1.1.87.1.47.2.67.1.5die7.1.67.3AXI-Stream7.1.2AXI-Stream7.1.2.47.3.4SHAPING7.3.57.1.2.3AXI-Stream7.1.47.3.67.1.5die7.1.68.2Streaming7.2.1Flit8.3CRCRetry和Replay7.2.2CRC7.2.38.47.2.48.5ParityFeature7.2.2CRC7.2.37.2.68.67.2.58.77.2.1Flit8.87.2.79.27.39.37.39.47.39.5ParityFeature7.310.28.110.38.210.4本章節對T/XXX7.1基于AXI通用協議互聯的芯粒，不同業務模型的芯粒有對應的驗證流程與方法，UMACAXI通過標準數據發送端，定義為AXIMaster。AXIMaster端對應AXI流，通過AXI接口傳輸數據，CPU/GPU數據接收端，定義為AXISlave。AXISlave端對應AXI流，通過AXI接口傳輸數據，CPU/GPU接232芯粒通過GPU給GPUdie3AWAWVALIDAWREADYAWIDAWLEN、WWVALID、WREADY、WSTRB、WLAT、通道:包括BBVALID、BREADY、BID、BRESP、通道:包括4AXI5AXI453。AXIResponse66AXI77AXILAST（LAST，則表明傳輸數據過程出錯。AXIburstFIXEDINCRWRAPAXIAWBURSTARBURST2、4、816。AXIVIPWDATA4非致命中斷：統計流計數溢出，singleSRAMECC56CFGBGPUdieAPB878AXI-StreamGPUdie傳輸報文數通信芯粒發送長度60B~301B報文，GPUdie通過據給GPUdie9AXI-Stream非致命中斷：統計流計數溢出，singleSRAMECC10AXI-Stream11AXI-StreamFDI99FDI10CFGBGPUdieAPB12：12AXI-Stream7.213StreamingStreamingVIP+IPc)d)14CRCCRC相關測VIP+IP15RetrainFDIRequest接口Active狀態；VIP+IP或VIP+IP或c)LinkErrorFDId)ResetFDIRequestActivee)FDIRequestLinkReset狀ResetFDIRequest接口Active狀態；VIP+IP或配置任意一端FDI狀態Request接口為DisabledDisabledFDIRequest接Reset狀態；ResetFDIRequest接口Active狀態；VIP+IP或FDIRequestL2L2FDIRequestResetResetFDIRequest接口Active狀態；VIP+IP或FDIRequestL1L1FDIRequestActive VIP+IP或ParityParity16：16ParityParityVIP+IP000bSuccessfulCompletion17：17PHYRDI接口，PHYRDIFDI接口回VIP+IPe)輪詢郵箱觸發寄存器，當其值變為預期值時，表明當前郵箱訪問VIP+IP18VIP+IPe)VIP+IPVIP+IPVIP+IPVIP+IPVIP+IP支持鏈路層環測19：19d)20：表20硅后環測試FDI向芯粒的卡間互聯接口技術要求》中第7.3章節的定義。21：21VIP+IPVIP+IP22VIP+IP,23VIP+IPPHY環測PHYPHY24：表24PHY環測試25：表25硅后PHY環測試a)PHYb)PRBS1126CPUCPUA（IP：192.168.1.10） BIPwrite_bw192.168.1.10-s1024-t60-n-ssize>：消息大小（64、1024、4096、10485761MB）<<<27CPUCPUA（IP：192.168.1.10） BIPsend_lat192.168.1.10-s64-n100000-t-ssi