計算機組成原理-習題答案 關展鵬

習題1

一、單項選擇題

1.B

2.A

3.D

4.B

5.C

二、填空題

1.電子管；晶體管：集成電路；超大規模集成電路。

2.硬件：軟件。

3.數據；指令。

4.服務器；集群；數據中心。

5.機器字長；存儲容量。

三、簡答題

1.數字計算機處理的是離散的數字信號，它們通過一系列算術和邏輯操作來執行任務。模擬計算機中處理

的信息是連續變化的物理量。

2.進入21世紀，我國計算機技術持續高速發展。2009年，國防科技大學成功研制的“天河一號”超級計

算機,峰值速度高達1206萬億次/秒,“天河一號”使用國產的“龍芯”芯片。2010-2015年,天河系列計

算機獲全球超級計算機500強六連冠。2016年6月，使用自主芯片制造的“神威太湖之光”取代“天河二

號”登上榜首。

3.(1)計算機的硬件，是執行輸入、運算和輸出的基礎。(2)計算機的軟件，是指令和數據的集合。(3)

計算機的工作方式與人類思維具有差異。

4.1965年，戈登?摩爾在一篇論文中對集成電路上可容納的晶體管數量、性能和價格的發展趨勢進行了預

測，其主要內容概括為：“當價格不變時，集成電路上可容納的晶體笥數量大約每18到24個月翻一番，

性能也將提升一倍。”這就是著名的摩爾定律。

5.(1)科學計算。在航空、航天技術中，計算機用于超音速飛行器設計、衛星和火箭軌道計算等。

(2)多媒體與虛擬現實，飛行仿直訓練系統通過牛成直實的飛行環境，讓飛行員體聆到直實的操作感

受，提高了訓練的安全性和效率。

(3)人工智能。專家系統利用計算機存儲大量知識和經驗，通過專用軟件提供解答，已在醫學、工

程、軍事和法律等領域廣泛應用。(注：本題答案不唯一，可參考123節作答。)

四、計算題

參考例題1.1,根據CPI時間公式(Time=mXT、m=CPI又％),程序P在A上的執行時間

為r/w<4=2.0X/p/1.6,在B上的執行時間為77weg=O.8X/p/1.2,所以程序P在A和B上運行時間的比

值縣1.875。

習題2

一、單項選擇題

1.D

2.B

3.C

4.B

5.D

6.C

7.A

8.ACD

9.D

10.A

二、填空題

1.編譯；鏈接。

2.機器語言：匯編語言；高級語言。

3.存儲程序：程序控制。

4.運算器；控制器：存儲器：輸入設備；輸出設備

5.運算器：存儲器。

6.計算機；人類和其他設備。

7.指令；數據；地址。

8.哈佛結構。

9.指令寄存器：控制單元。

10.取數指令：存數指令。

三、簡答題

1.計算機的層次結構包括：高級語言層，匯編語言層，操作系統層，指令系統層，微程序層。層次結構將

計算機復雜的功能劃分為多個層次，每一層次都建立在其下層之上。通過這種方式，每?層可以專注于實

現其特定的功能，而不需要了解其他層的實現細節。

2.（1）計算機由五大部件組成。（2）指令和數據以同等地位存放于存儲器內。（3）指令和數據均用二進

制數表示。（4）指令由操作碼和地址碼組成。（5）指令在存儲器內按順序存放。（6）以運算器為中心。

3.馮?諾依區的設計思想把指令和數據等同地存儲在同一個存儲者中，不能同時取指令和取操作數。歸外，

山丁?存儲器存取速度遠遠低于CPU運算速度，從而使計算機運算速度受到很大限制。為了解決這個問題，

哈佛大學提出了另一種存儲器設計思想，即哈佛結構。哈佛結構的指令和數據是完全分開的，存儲器分為

兩部分，一個是程序存儲器，用來存放指令，另一個是數據存儲揩，用來存放數據。哈佛結構至少有兩組

總線：程序存儲器的數據總線和地址總線，數據存儲器的數據總線和地址總線。

4.①控制單元（CU）將程序計數器（PC）的內容通過總線送到存儲曙的地址寄存牌（AR）o

②控制單元命令存儲器執行讀操作，從指定地址中讀取指令。

③存儲器單元的內容被讀出，并送入存儲器的數據寄存器（DR；，，以便后續處理。

④DR中的指令內容被送入控制器的指令寄存器（IR）,以備進行指令的譯碼和執行。同時，PC加1,指

向下一條指令的地址。

⑤CU對IR中的指令進行分析，確定操作碼和操作數地址。

⑥控制單元將ACC的運算結果通過總線送到輸出設備。

習題3

一、單項選擇題

1.C

2.D

3.C

4.A

5.C

6.B

7.D

8.C

9.C

10.C

二、填空題

1.10010.011

2.11.625

3.75.A

4.10110101111.101111011001

5.兩個輸入相反

6.n

7F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD

8.2

9.對輸入的脈沖進行il數；不同狀態

10.上升沿；下降沿

三、計算題

1.邏輯變量的取值為0、1;不是數量關系，而是同一事物的兩種對立狀態：比如：燈的亮和滅、門的開和

關、電路的通和斷等。

2.D觸發器可以存儲一位二進制數據，輸出Q與輸入D同步，即在時鐘觸發時，Q會更新為D的他。

功能表:

DQQ,功能說明

000

置。

010

101

Si

111

特性方程：

3.譯碼器的邏輯功能是將輸入的二進制數譯成對應的高低電平信號進行輸出。2-4譯碼器的真值表:

輸入輸出

A,AoY3Y2Y1YO

000001

010010

100100

111000

2-4譯碼器各輸出端的表達式:

ro=4A0

Y\=A[A0

Y2=A]~A^

丫3=44

2-4譯碼器的邏輯電路圖:

OB

Z>v,

i>

,3—…A一%吊選擇i個進行輸出。

8選l數據選擇器的真值表：

數據輸入地址信號輸入輸出

DA2AlAOY

DO000DO

DI001DI

D2010D2

D301ID3

D4100D4

D5101D5

D6110D6

D7I11D7

8選1數據選擇器的邏輯函數式：

Y=五不/。0+A2A~A()D\+五4%。2+用440。3+A2彳/。4+A27^A()D5

+4)。6+A°D7

=A?(力1AQDO+4]40。1+40。2+力]AQD3)+4？(4]4)。4+AQD5+A°D6+A^D7)

可以將上式改寫為：

Y=4(4AQDO+440。1+4AQD2+44)。3)+&(4AQD4+4A^DS+4A()D6+4AQDI)

=匕不+%&

即可使用兩個4選1數據選擇器實現一個8選一數據選擇器，邏輯圖如下：

D4D5D6D7DODID2D3

習題4

一、單項選擇題

1.A

2.B

3.A

4.C

5.C

6.B

7.A

8.C

9.D

10.D

11.A

12.C

13.C

15.B

16.B

二、簡答題

1.提高總線性能的措施

物理層面：

增加帶寬：通過使用更高頻率的信號來傳輸數據，或者使用多條總線并行傳輸數據。

減少傳輸延遲：通過優化信號傳播路徑和減少電纜長度，降低電氣噪聲和干擾。

使用先進的調制技術：如脈沖幅度調制（PAM）、止交頻分復用（OFDM）等，以提高數據的傳輸效率。

實施總線仲裁機制：通過優先級管理和時間片分配，提高多個設備對■總線的訪問效率。

邏輯層次：

協議優化：改進總線協議，減少協議開銷，提高數據傳輸效率，比如采用數據包的壓縮。

使用緩存：在總線的控制器中引入緩存機制，減少頻繁的數據訪問請求，提高整體性能。

并行處理：允許多個請求同時處理，使用多通道或多路復用技術，

流量控制機制：通過動態調整數據傳輸的速率，避免總線擁堵，提高利用率。

2.同步定時與異步定時的比較

同步定時:

優點：

實現簡單，便于控削，所有操作在同一時間點執行。

可以確保數據的一致性和完整性，避免數據沖突。

缺點：

可能導致性能瓶頸，尤其在系統負載較高時，所有操作都等待同步完成。

靈活性差，難以適應變化的工作負載。

異步定時：

優點：

提高系統資源的利用率，允許多個操作同時進行，減少等待時間。

提高響應速度，能夠更快地處理突發請求。

缺點：

實現復雜，可能需要額外的同步機制來處理并發數據訪問。

數據一致性管理難度增大，容易出現數據沖突和不一致的情況。

三、計算題

1.一個總線周期傳輸16位數據=2字節，耗時44個時鐘周期，

傳輸時間=4T=麗與=8x10-85

2B

R=8*]0一8s=025x10BB/s=25MB/s

提高一倍的措施：將外部數據總線寬度從16位擴大為32位，這樣每個總線周期可傳輸4字節數

據，數據傳輸率變為：

4R

R1=--c,=50MB/s

8x10-8s'

2.

（1）總線帶寬=每個總線周期傳輸的數據量X總線時鐘頻率=（4字節X8位/字節）x33MHz

=IO56Mbps<.

當一個總線周期中并行傳輸64位數據時，總線時鐘頻率升為66MHz，總線帶寬=（8字節x8位/

字節）x66MHz=4224Mbps。

對于第三個問題：影響總線帶寬的因素包括：

總線寬度：總線寬度越大，傳輸的數據量越多，帶寬也就越高。

時鐘頻率：時鐘頻率越高，每秒傳輸的數據量也就越多，帶寬也就越高。

數據傳輸協議：采用更高級的數據傳輸協議可以提供更高的帶寬。

總線周期：總線周期越短，每秒傳輸的數據量越多，帶寬也就越高。

綜上所述，總線的帶寬受到總線寬度、時鐘頻率、數據傳輸辦議和總線周期等因素的影響。通過調整

這些因素可以提高總線的帶寬。

習題5

一、單項選擇題

1.A

2.B

3.B

4.D

5.B

6.A

7.B

8.D

9.C

10.B

ll.A

12.C

13.C

14.C

15.B

16.D

17.A

18.C

19.C

20.A

21.C

22.A

23.B

24.C

25.D

26.D

27.A

二、填空題

1.22o

2.OOOOHo

3.cache.主存貯器和外存貯器。

4.行。

5.8000IL

6.90%.

7.全相聯映射。

8.EFFFFF15H.

9.20H

10.10；4。

三、簡答題

1.（1）.按存儲介質分類：半導體存儲器、磁存儲器、紙袋存儲器、光存儲器

（2）.按存取方式分類：隨機讀寫存儲器（RAM）、只讀存儲器-ROM）.相聯存儲器（CAM）、順序存

儲器（SAS）、直接存取存儲理（DAS）

（3）.按信息的保存分類：永久記憶存儲器、非永久記憶存儲器

（4）.按在計算機系統中的作用：寄存器、高速緩沖存儲器（Cache）、主存儲器、輔存儲器

2.（1）,隨機讀寫存儲器（RAM）：它的存儲單元既能被讀乂能被寫，通過指令可以隨機地、按地址對各個

存儲單元進行訪問，訪問所需要的時間基本固定，而與存儲單元的地址無關，但是信息在斷電后不能繼續

保存

（2）.只讀存儲器（ROM）：是?種只能讀不能寫入的存儲器，信息在斷電后可以繼續保存

（3）.相聯存儲器（CAM）：訪問一個字是通過它的部分內容而不是地址進行檢索

（4）.順序存儲器（SAS）：只能按照某種順序來存取，存取時間和存儲單元的物理位置有關。

（5）.直接存取存儲器（DAS）：存取時間與信息所在的物理位宣有關。

（6）.主存儲器：簡稱主存.工稱內存儲器（內存）.用來存放計算機運行期間所需要的大量數據和程序.

CUP可以直接隨機地對其進行訪問，也可以和高速緩沖存儲器以及輔存儲器交換數據。

（7）.輔存儲器：簡稱輔存，又稱外存儲器，是主存儲器的后援存儲器，用來存放行時不用的程序和數據，

以及一些筋要永久性保存的信息，它不能和epu宜接交換信息。

（8）.存儲容量：是指主存存放二進制代碼的總位數。

（9）.多端口存儲器：是指同一個存儲器具有兩組相互獨立的讀/寫控制線路，允許兩個獨立的CPU或控制

器異步地訪問存儲單元，是?種高速工作的存儲器。

（10）.多體交叉存儲器：主存由M個一字寬的存儲體組成，采用M個存儲體并行存取的方式，對CPU連

續訪問M個字成塊傳送，大大提高存儲器帶寬。

（11）.讀/寫周期（存儲周期）：指存儲器進行一次完整的讀/寫操作所需要的全部時間，也就是連續兩次訪

問存儲器所需的最小時間間隔。

（13）.存取時間：1.讀時間：是指存儲器接到讀命令信號到其數據輸出端有信號輸出為止；2.寫時間：是指

存儲器接到寫命令信號到將數據線上的數據寫入被選單元的時間,

（14）.存儲器帶寬：單位時間內寫入存儲器或從存儲器取出信息的最大數量。

3.（1）.Cache和主存層次：為了解決CPU和主存的速度不匹配的問題。

特點：CPU可以直接從Cache中獲得信息，從而提高訪存速度，Cache和主存層次之間的信息調度由輔助

硬件完成

（2）.主存和軸存層次：主要解決存儲系統的容量問題。

特點：采用虛擬存儲技術，把主存輔存看成一個整體，從整體上看，速度取決于主存，容量取決于斜存，

主存和輔存層次之間的信息調度由輔助硬件和操作系統共同完成，通常用存儲容量、存取周期、存儲器的

帶寬來反映存儲器的性能。

4.（1）主存儲器由譯碼器、驅動器、存儲體、讀/寫電路等組成。

（2）SRAM是由觸發器工作原理存儲信息，當信息讀出后，它仍保持其原狀態，不需再生：DRAM叢山電

容存儲電荷的原理存儲信息，即使電源不掉電也會自動消失，所以必須進行刷新或再生：DRAM的集成度

遠高于SRAM（在同樣大小的芯片中）；DRAM按行、列地址先后順序傳送；DRAM比SRAM功耗小，

價格便宜;DRAM比SRAM速度低。

（3）DRAM的容量大，存儲單元多，地址線的位數較多，為了減少芯片的引腳數，就要把存儲單元的地址

分為行、列地址兩部分表示，在對每個存儲單元讀/寫操作時，地址需分兩次輸入。

5.(I)采用高速部件，選用存取周期短的芯片。

(2)采用并行操作的多端口存儲器。

(3)在CPU和主存之間加入高速緩存存儲器。

(4)在每個存儲器周期中存取幾個字。

6.(1)直接映射：主存的一塊只能復制到Cache的一個特定行位置上去，主存的地址有高位標記、字塊地

址、塊內地址三個標記。這種映射關系實現簡單，但是主存的塊只能固定地對應著某個緩存塊，不夠靈活，

命中率低。較適合容量大的Cache。

(2)全相聯映射：主存中的住一塊都可以映像到Cache的任一塊上，主存的地址有高位標記.塊內期止兩

個標記。機制靈活，命中率高，但所需要的邏輯電路較多，成本高。較適合容量小的Cache。

(3)組相聯映射：是前兩中的折中。主存的地址有高位標記、組地址、塊內地址三個標記。比直接映像靈

活，命中率高，比全相聯映射所需成本低。較適合容量小的Cache。

7.DRAM是由電容存儲電荷的原理存儲信息，電容上的電荷要放電，為了維持所存的信息，需要在一定的

時間內(2ms)內，將所存的信息讀出再重新寫入，這一過程叫刷新。

刷新有三種方式：(I)集中刷新：布2ms內，集中一段時間對存儲芯片的每一行刷新一遍，在這段時間內

不能對存儲器進行訪問。

(2)分散刷新：系統把每一行的刷新分散到各個存儲周期內，將存儲周期分為2半，前半段進行讀/寫操

作，后半段進行刷新?，顯然整個系統的速度降低了，但是分散刷新沒有?存儲器的死時間。

(3)異步刷新：在2ms內分散地對存儲芯片的每一行刷新一?遍，這樣就避免了分散式刷新中不必要的多次

刷新，提高了整機速度。

8.(i)存儲借讀操作：地址送到CPU片內總線，并送入地址寄存器(AR)；控制器發生存儲器讀命令信

號，啟動存儲器讀操作，并將讀出的數據從數據總線接受至數據寄存器(DR)上。

(2)存儲器寫操作：地址送到CPU片內總線，并送入地址寄存器(AR)；送數據到DR上，控制器發生

存儲器寫命令信號，啟動存儲器寫操作。

四、計算題

1.順序存儲器：一次只能訪問一個模塊，一個存儲周期讀一個字(64位=8字節)

順序存儲器帶寬：

Bs=瑞=8x?B/s=80MB/s

交叉存儲器：m個模塊輪流啟動，時間間隔I,每I時間可讀出一個字，但受限于m個模

塊全部啟動一遍的時間mxt,之后要等下一個T才能重新開始，即實際帶寬：

8xmB64B64_.

B=-----；---------=--------------------=---------B/s

cT+(m—l)t100+7x50ns450ns

rA

8

=450*10B/sx1.422x10B/s=142.2MB/s

2.可分別設計128Kx8位、64Kxi6位、32K義32位的存儲器。

畫圖參考5-14

3.設最多設計出x條單操作數指令,則[(256?m)*26?x]*26=n.

X=(256-m)*26-n/26。

4.(1)Cache的命中率h=(1000-10)/1000=99%。

(2)訪問內存的平均時間Ta=h.tc+(l-h)tM=99%*45+1%*200=46.55nso

(3)Cache-主存的效率=Tc/Ta=45/46.55=96.7%。

5.(1)數據總線寬度16位，所以數據寄存器16位

(2)640K=640*1024=655360640x1024=655360單元，219=524288,220=1048576,所以需

20位地址

(3)128K/64K=2片

(4)EPROM區：0?128K-1(即0?1FFFFH),EPROM片0：0?FFFFH(0?64K?

1,EPROM片1：10000H-1FFFFH

SRAM區：20000H-20000H+512K-1=20000H-9FFFFH

SRAM片0：20000H-3FFFFH(128K)

SRAM片.1：40000H?5FFFFH

SRAM片2：60000H?7FFFFH

SRAM片-3：80000H-9FFFFH

習題6

一、單項選擇題

1.B

解析：用補碼表示時8位寄存器所能表示的范圍為-128?+127.現4個整數都走負數，yl=-2,y2=-14,y3=-8o

只有y2xy3=1568,超出8位補碼表示范圍，出現溢出。

2.A

解析：c=2xa+b/2,就是將a左移一位，b右移一位，然后相加。由于［a］產11110100,則2區樸=11101000；

［b）4=10110000,則1/2血補=11011000,二者相加結果為11000000。

3.C

解析：參加運算的兩個數符號相反，只有做減法的時候才可能發生溢出，因此A和D可以排除。選項B的

結果為-128,選項C的結果是+128,8位補碼所能表示的范圍為J28?+127,因此只有C選項回發三溢出

4.B

解析：邏輯移位的對象是無符號數，因此移位時不需要考慮符號問題，邏輯右移I位時，最高位補0。算術

移位的對象是帶符號數，在移位過程中必須保持操作數的符號小變，算術而移1位時最高位仍為1。

5.D

解析：因為這條加法指令需要從寄存器和主存中取數，求和后運算結果送寄存器，所以該指令在取數和執

行過程中，上述4個部件中只有指令譯碼器不會用到。

6.A

解析：三種相關可能引起流水線阻塞：結構相關（也稱為資源相關）、數據相關和控制相關（也稱為指令

相關）0數據旁路技術是為了解決流水線阻塞的一種解決方案。

7.D

解析：①③都是RISC的特點，而②有利于指令和數據存放，所以以上三個特點都有利于實現指令流水

線。

8.B

解析：指令字長32位，所以指令寄存器（IR）的位數位32位，主存按字節編址，指令按字邊界對齊存放，

主衣中最多存放的指令條數為4GB/（指令字長/8位）=4GB/（32,8）=230條，所以程序計數器PC的位數為30

位。

9.B

解析：在上述指令序列中，②和③兩條指令存在數據相關，由于采用的是5段流水線，所以③指令第二

段讀取的是R5的內容還是舊的，而不是②指令執行之后的內容已經更新的R5

10.A

解析：指令流水線數據通路通常包括取指、譯碼/讀寄存器、運算、訪存、寫回寄存器五個功能段，其中不

包含生成控制信號的控制部件。

11.C

解析：主存按字節編址，取指令時，每取1字節PC自動加1。由于轉移指令由2字節組成，取出這條轉移

指令之后的PC值位2OO2H.所以轉移指令成功后轉移后地址位2OO2H+2+0614=200811

12.A

解析：4中尋址方式中，間接尋址先按指令的形式地址從主存中取出操作數的有效地址，然后按此有效地址

從主存中讀出操作數。其余三種尋址方式在計算操作數所在主存地址時都存在偏移量計算，因此可以統稱

為偏移尋址。

13.D

解析：變址尋址的過程就是把變址寄存器中的內容與指令中給出的地址A相加所得有效地址EA,因此

EA=1000H+2000H=3000H,所以操作數S=(3000H)=4000H

14.A

解析：指令字長32位，其中操作碼字段占8位，源/目的寄存器編號各占4位，余下16位為偏移量CMS

表示)，所以偏移量的取值范圍為?32768?+32767。

15.C

解析：⑴代表變址寄存器的內容，(D+D表示變址尋址，((I)+D)表示先變址尋址后間接尋址，(⑴)+D表

示先間接尋址后變址尋址。

16.A

解折：由于二地址指令有29條，則操作碼字段至少需要5位，每個地址字段G位，二地址指令需要3個地

址碼，共需要18位。因為指令字長通常是字節的整倍數，因此指令字長至少是24位。

17.D

解析：變址尋址是一種被廣泛采用的尋址方式，典型用法是將指令中的形式地址作為基準地址，而變址寄

存器中的內容作為偏移量。在遇到需要頻繁修改地址的情況時，不需要修改指令，修改址寄存器中的內容

就可以了，對于一維數組、字符串操作是非常方便的。

18.B

解析：double型數據字長64位，占8字節。每取一個數組元素，偏移地址等于變址值乘以8。數組A的首

地址2000H變為2100H,偏移量為2100H-2000H=100H=256。因此偏移地址增加了256,所以變址寄存器

的內容增加了32(256/8=32)。

19.A

解析：48條指令需要6位操作碼，4中尋址方式需要2位尋址方式特征位，所以地址碼字段只有8位，則

直接尋址范圍為。?255。

20.C

解析:FFFFFFDFH對應的十進制真值為-33,00000041H對應的十進制真值為65,則A、D選項排除。根

據補碼運算規則，兩數做減法結果等于FFFFFF9EH,對應的十進制真值為?98。

三、計算題

1.[A卜.=0.1011,[^A]fr=0.0l01100,[：A]樸=0.0010110,[-B]?.=0.0l01000

2.

(1)右移兩位：0.0011001,左移兩位:0.0010000

(2)右移兩位：1.1100110,左移兩位：1.1100100

(3)右移兩位：1.1111001,左移兩位：1.0011000

3.

(1)-0.110100010!

+0.1011011100

4.

(1)O.U。。。端等

0.11000X2-S

-(0.11000+

0.11011)

0.10000X2-5

-(0.11000+

0.10110?)

(4)o.noio^^l

0.11011

5.

解析：每個任務需4段，每段At,流水線建立時間（第一個任務輸出時間）=4At

連續輸入10個任務：第一個任務在4At輸出，之后每隔At輸出一個，所以10個任務全部輸出時間

=4At+（10-l）At=13At4At+（l0-l）At=13At

之后間歇52M5At

再輸入10個任務，同樣需13At輸出

如此重復，每個周期=13At+5Al=18Al處理10個任務

吞吐率TP=10/18At=5/Mt

6.

解析：當n趨近于8時，TP=5/(7At),S=(4At)/(7At/5)=2.857,E=l：4x5At)/(4x7At)=71.4%

7.

解析：（l）實際吞吐量：執行12條指令共用5+”（12-1）=16個流水周期，則執行】2條指令所花費的時間為

16xl00ns=1600ns?實際吞吐率TP=12/1600ns=12/1600xIO”=7.5MIPS

（2）加速比=不使用流水線的運行時間/流水線運行時間。12條指令經過5個過程段的加速比

S=(12x5x100ns)/((5+00ns)=3.75

<3）流水線效率指流水線中設備的實際使用時間與整個運行時間之比。線性流水線各段時間相同情況

下，流水線效率正比于吞吐率。E=TPxAt=0.75

三、簡答題

解析：間接尋址方式的有效地址在主存中，操作數也在主存中；寄存器尋址方式的有效地址在寄存器

中，操作數在主存中。間接尋址慢于寄存器尋址。

2.

解析：基址尋址和變址寺址在形成有效地址時所用的算法是相同的，但是，它們兩者實際上是有區別

的。一股來說，變址尋址中變址寄存器提供修改量（可變的），而指令提供基準值（固定的）：基虻尋址

中基址寄存器提供基準值（固定的），而指令提供位移量（可變的）。這兩種尋址方式應用的場合也不同，

變址尋址是面向用戶的，用于訪問字符串、向量和數組等成批數據；而基址尋址面向系統，主要用于邏輯

地址和物理地址的變換，用以解決程序在主存中的再定位和擴大尋址空間等問題。在某些大型機中，基址

寄存器只能由特權指令來管理，用戶指令無權操作和修改。

3.

解析:

寄存器類型功能

累加器存放執行運算的操作數和運算處果，也稱為數據寄存器

標志寄存器存放運算處理后的CPU狀態

程序計數器存放下一條指令在內存中的地址

基址寄存器存放數據內存的起始地址，詳見652尋址方式

變址寄存器存放基址寄存器的相對地址，詳見652尋址方式

通用奇存器可用于?存放操作數，也可作為滿足某種寸址方式所需的奇存卷

存放當前欲執行的指令。此寄存器儀僅由CPU內部使用，外部不能通過程序直接讀寫

指令寄存器

其內容

棧寄存器存放棧空間的起始地址

4.

解析：共用64條指令，因此操作碼占6位；32個通用寄存器，寄存器編號占5位：其余為地址碼或

標志位

（1）若采用一級間接尋址，操作碼占6位，寄存器編號5位，間接標志I位，地址碼20位，直接

尋址的最大主存空間位22。字。

（2）如果采用通用寄存器作為基址寄存器，能尋址的最大主存空間位232字。

5.

解析：（1）按照流水線周期來算，第一條指令的完成時間就是4xl00ns=400n5,,然后完成20

條指令的時間就是100nsx4+（20-i）xl00ns=2300ns.

（2）若相鄰兩條指令發生數據相關，且在硬件上不采取措施，應停頓第2條指令的執行，直到前面

的指令結果產生，因此要推遲2個時鐘周期的時間：若對硬件進行改進，如采用旁路技術，那么第2條指

令的執行將不會被推遲.

6.

解析：⑴減法指令運算結果寫人RI,然后在加法指令中需要讀出RI內容。由于指令ADDR5,R4,

R1進入流水線，在SUBR1,R2,R3結果寫入R1前就讀出R1內容，發生寫后讀（RAW）相關。

（2）MULR3,R1.R2指令乘法結果寫入R3,若ADDR5,R1,R2的加法運算完成時間早于MULR3,

R1,R2,則指令ADDR5,R1,R2在指令MULR3,RLR2寫人R3前就先行寫入，導致R3的內容錯誤，發

生寫后寫（WAW）相關。

（3）STOA,Rl指令和ADDR4,R3,R2指令沒有涉及相同的寄存器，所以沒有發生數據相關，

（4）LADR1,B指令和MULR1,R2,R3指令都要寫入R1,如果MULRI,R2,R3先完成，則將發生

寫后寫（WAW）相關。若MULRI,R2,R3在LADR1,B之后完成，則不會發生數據相關。

習題7

一、單項選擇題

1.C

2.B

3.C

4.D

5.A

6.D

7.B

8.C

9.B

10.C

二、填空題

1.微程序；微指令：微命令。

2.20。

3.控制存儲器；主存(或主存儲器)。

4.組合邏輯；存儲邏輯；組合邏輯和存儲邏輯結合。

5.水平型；垂直型：水平型；垂直型。

三、簡答題

i.(1)PC中的內容(當前指令的地址)通過地址總線傳輸送至MAR“(2)控制單元(CU)向存儲器發

出陵命令。(3)存儲器中對應地址的指令通過數據總線傳輸至MDR。(4)MDR中的指令械送至1R。

(5)CU控制PC內容遞增，為取下一條順序指令做好準備。

2.(1)微地址形成部件。微地址形成部件負貢生成初始微地址和后續微地址，以確保微指令的連續執行。

這一部件在微程序控制器中起到了關鍵作用，因為它決定了微指令的執行順序和流向。(2)微地址寄存器

(gAR)o微地址寄存器接收微地址形成部件發送的微地址，為從控制存儲器中讀取微指令做好準備。它

的作用類似于程序計數器PC,用于管理微程序的執行流程。(3)控制存儲器(CM)o控制存儲器是微程

序控制器的核心，用于存放所有的微程序。其性能(包括容量、速度和可靠性)直接影響到計算機系統的

整體性能。(4)微指令寄存器(gIR)o微指令寄存器用于存放從控制存儲器中取出的微指令。其何數與

微指令字長相等，確保微指令的準確存儲和傳輸。

3.

微操作記法

ROout,ARin(RO)-AR

McmRM(AR)-DR

DRout,Yin(DR)-Y

RIout,AND<Y)AND(RI)-Z

ZouURIin(Z)一RI

4.NOT指令的微指令如下：

RO-Z

Z-RO

相應的微操作如卜.：

ROout,NOT（ALU求反運算）

Zout*ROin

因此可寫出相應的兩個微指令，占用CM兩個微地址16和17,如下表所示。加粗字體表示該微指令發出

的控制信號。

微指令（二進制）

八進制

微程序操作控制字段順序控制字段

微地址

23222120191817161514131211109876543210

16010111001000000000101111

NOI

17000001011000000001000000

習題8

8.4實驗思考

如果將RAM中04地址的數據改為10,即加數的地址和保存求和結果的地址不同，只要數據開關的設

置的數據不變，無論循環多少次，結果和第一輪循環運行的結果一樣。

一、單項選擇題

1.B

2.C

3.B

4.D

5.B

二、填空題

1.

表8.5模型機運行過程中的數據

微指令的后指示燈

序號簡述含義

地址總線指令寄存器地址寄存器

100011000000010000000000000000當前PC的值，內存地址01

當前微地址是03,判別位為LIR

211000000000000000000000000000的最高三位是000,經判斷該指令是

IN,所以下一條微指令的地址是10o

當前微地址是02,PC的值01送入

30001100D000100000000000000001AR,PC+1后的值為02,準備取下

一條指令。

當前微地址是03,判別位為1,IR

的最高三位是001,經判斷該指令是

411000001000000010000000000001

ADD,所以卜?一條微指令的地址是

11.

當前微地址是11,當前PC值是02

500100000000110010000000000010送入AR,PC+1值是03,ADD噪作

數的地址

當前微地址是04,取內存地址07中

600101000010100010000000000111

的加數00001010。

當前微地址是05,將內存地址07中

70011000D010I00010000000000111的加數00001010,送入數據寄存器

DRB。

當前微地址是06,將累加器RD中

800111000000100010000000000111的加數00000010,送入數據寄存器

DRAo

900010000011000010000000000111當前微地址是07,DRA+DRB相加

的結果為00001100。

當前微地址是03,AR中的地址是

03,判斷位為1,IR的最高三位是

1011000019000000100000000000011

010.經判斷該指令為STA,所以下

一條微地址為12。

當前微地址是12,當前PC的值04

110110000D00I0I0100000000000100

送入AR,PC+1的值是05。

當前微地址是14,從內存中取出操

120110100D001010100000000000111

作數的地址送入ARo

當前微地址是15,根據地址寄存器

中的地址，將R0中的運算結果

1300010000011000100000000000111

00001100存入對應地址07的內存

單元中。

當前微地址是02,當前PC值是05

1400011000001100100000000000101

送入AR,PC+1的值是06,。

當前微地址是03,判斷位是1,TR

1511000011000000110000000000101最高三位是011,經判斷該指令是

JMP,所有下一條微指令地址是13。

當前微地址是13,當前PC值是06,

16OHIO000001110110000000000110

送入AR,PC+I的值是07。

從內存中取出操作數的地址07中的

170001000000000011000000000011000,存入PC中，使得PC從03內

存地址單元開啟下一輪循環。

2.

及8.6運算過程中的數據

Y1Y2運算結果

第一輪循環000000100000101000001100

笫二輪循環000000100000110000001110

第三輪循環000000100000111000010000

3.后續微地址

4.算術邏輯單元ALU

5.微指令

三、簡答題

1.計算機的工作原理基于存儲程序的概念，即程序指令和數據都存儲在計算機內部，計算機能夠自動、順

序地執行這些指令。當計算機啟動時，它苜先從存儲器中加載指令到指令寄存器，然后通過控制器解碼這

些指令，并生成相應的控制信號來驅動運算器或其他硬件部件執行操作。運算器完成數據處理任務，如算

術運算、邏輯運算等