2026年計算機專業《計算機組成原理》試卷及參考答案

2026年計算機專業《計算機組成原理》試卷及參考答案一、單項選擇題（每題2分，共30分）1.某32位計算機采用小端方式存儲，若內存地址0x1000處依次存放字節數據0x12、0x34、0x56、0x78，則地址0x1000對應的32位整數是（）A.0x12345678B.0x78563412C.0x34127856D.0x567812342.若浮點數格式為1位符號位，8位階碼（移碼，偏置值127），23位尾數（原碼，隱含最高位1），則十進制數-12.625的規格化浮點數二進制表示為（）A.11000001010010100000000000000000B.11000001110010100000000000000000C.01000001010010100000000000000000D.010000011100101000000000000000003.RISC-V指令系統中，以下哪條指令的功能是將寄存器x5的內容左移12位后存入x6（）A.sllix6,x5,12B.srlix6,x5,12C.sraix6,x5,12D.addix6,x5,124.某CPU的指令流水線分為取指（IF）、譯碼（ID）、執行（EX）、訪存（MEM）、寫回（WB）5段，各段延遲分別為200ps、150ps、300ps、250ps、100ps。則流水線的時鐘周期至少應為（）A.100psB.150psC.250psD.300ps5.某計算機主存容量4GB，按字節編址，采用4路組相聯Cache，塊大小64B，Cache總容量512KB。則主存地址中組號字段的位數是（）A.10B.12C.14D.166.動態隨機存儲器（DRAM）的刷新操作是因為（）A.存儲電容電荷會泄漏B.地址線復用需要刷新C.行選通信號需要周期性激活D.防止存儲單元被誤寫7.以下哪項不是指令流水線中的結構冒險（）A.取指階段和訪存階段同時訪問主存B.譯碼階段需要寄存器堆讀端口被占用C.執行階段ALU被乘法器獨占D.寫回階段寄存器寫端口被占用8.某計算機采用虛擬存儲器，頁表存放在主存中，TLB命中率90%，主存訪問時間100ns，TLB訪問時間10ns，缺頁率0.1%，缺頁處理時間10ms。則有效訪問時間約為（）A.11nsB.20nsC.110nsD.10010ns9.RISC-V的A擴展指令集中，以下哪條指令用于原子交換（）A.lr.wB.sc.wC.amoadd.wD.amoswap.w10.某計算機的總線采用同步定時方式，總線時鐘頻率100MHz，總線寬度64位，每個總線周期傳輸2個數據塊。則總線帶寬為（）A.1.6GB/sB.3.2GB/sC.6.4GB/sD.12.8GB/s11.以下關于指令系統設計的描述，錯誤的是（）A.CISC通過復雜指令減少指令條數B.RISC通過簡化指令提高流水線效率C.變長指令集不利于指令對齊D.操作數尋址方式越多，指令譯碼越簡單12.某CPU的CPI為1.2，主頻3GHz，執行某程序耗時2秒。則該程序的指令條數約為（）A.5×10^9B.6×10^9C.7×10^9D.8×10^913.以下哪種輸入輸出方式需要CPU全程參與數據傳輸（）A.程序查詢B.中斷C.DMAD.通道14.某32位計算機的指令格式為：1位操作碼擴展標志，4位基本操作碼，若設計5種三地址指令、15種二地址指令、31種一地址指令，則零地址指令最多有（）A.8B.16C.32D.6415.以下關于存儲系統層次結構的描述，正確的是（）A.層次越高，容量越大，速度越慢B.Cache解決主存與CPU速度不匹配問題C.虛擬存儲器解決主存容量不足問題D.外存直接與CPU交換數據二、填空題（每空2分，共20分）1.十進制數-57的8位補碼表示為__________。2.某指令系統有16位指令，操作碼4位，若采用擴展操作碼技術，最多可定義__________條三地址指令（地址字段各3位）。3.流水線中，由于后續指令需要前面指令的結果而引發的冒險稱為__________冒險。4.某Cache采用全寫法（Write-Through），則需要設置__________位來記錄塊是否被修改。5.RISC-V的RV32I指令集中，寄存器x0的特殊功能是__________。6.主存與CPU之間增加Cache的理論依據是__________原理。7.某計算機的指令周期包括取指、間址、執行、中斷4個階段，其中__________階段是可選的。8.動態分支預測中，2位飽和計數器的狀態轉移規則是：預測正確則計數器__________（填“加1”或“減1”），直到達到最大值。9.總線仲裁的兩種主要方式是__________仲裁和分布式仲裁。10.虛擬存儲器中，頁表項的關鍵字段包括有效位、修改位、訪問位和__________。三、簡答題（每題8分，共32分）1.簡述定點數原碼、反碼、補碼的表示規則，并說明補碼的主要優點。2.比較指令流水線中“轉發（Forwarding）”和“暫停（Stall）”兩種冒險處理方式的原理及適用場景。3.說明DRAM的“讀-修改-寫”操作流程，并解釋為何需要預充電步驟。4.描述RISC-V指令系統中“加載（Load）”和“存儲（Store）”指令的尋址方式及數據傳輸方向。四、分析題（每題10分，共20分）1.某計算機的主存地址48位，Cache采用8路組相聯，塊大小128B，Cache總容量2MB。（1）計算主存地址中各字段（標記、組號、塊內偏移）的位數；（2）若Cache初始為空，訪問主存地址序列為0x00000000,0x00000100,0x00000200,...,0x00001000（步長0x100），計算Cache命中率；（3）提出一種提高該Cache命中率的優化方法，并說明理由。2.給定RISC-V匯編代碼段：addix5,x0,10addix6,x0,20addx7,x5,x6lwx8,0(x7)swx8,4(x7)假設流水線為5段（IF→ID→EX→MEM→WB），且無轉發和分支預測機制。（1）分析該代碼執行過程中存在的流水線冒險類型及具體指令對；（2）計算執行這段代碼需要的總時鐘周期數（假設所有指令均需完整5段）。五、設計題（8分）設計一個支持立即數尋址和寄存器間接尋址的16位指令格式，要求：操作碼4位；立即數尋址時，立即數占8位；寄存器間接尋址時，寄存器號占3位（共32個通用寄存器）；包含1位尋址方式標志位。畫出指令格式示意圖（標注各字段名稱及位數），并說明兩種尋址方式的操作數獲取方法。參考答案一、單項選擇題1.B2.A3.A4.D5.B6.A7.C8.C9.D10.B11.D12.A13.A14.B15.C二、填空題1.110001112.163.數據4.0（或不需要，因全寫法直接寫主存）5.恒零6.局部性7.間址8.加19.集中式10.物理頁號三、簡答題1.原碼：符號位+絕對值，0有±0；反碼：正數同原碼，負數符號位不變，數值位取反；補碼：正數同原碼，負數符號位不變，數值位取反加1。補碼優點：符號位參與運算，可統一處理加減法，0表示唯一。2.轉發：通過硬件將前級指令的結果直接傳遞給后續指令的輸入，避免流水線暫停，適用于數據冒險中結果已產生但未寫回寄存器的情況；暫停：插入氣泡（NOP）使后續指令等待，適用于轉發無法覆蓋（如結果未計算完成）或結構冒險時資源被占用的場景。3.DRAM讀操作：選通行地址→選通列地址→讀出存儲電容電荷→放大后輸出；修改操作：根據新數據重寫存儲電容；寫操作：將新數據寫入存儲電容。預充電：關閉行選通信號，對所有位線放電，為下次讀操作準備。4.Load指令（如lw）：從主存讀取數據到寄存器，尋址方式為基址偏移（寄存器值+立即數為有效地址）；Store指令（如sw）：將寄存器數據寫入主存，尋址方式同Load。數據方向：Load是主存→寄存器，Store是寄存器→主存。四、分析題1.（1）塊大小128B=2^7B→塊內偏移7位；Cache容量2MB=2^21B，8路組相聯→組數=2^21/(8×128)=2^21/(2^3×2^7)=2^11→組號11位；標記位=48-11-7=30位。（2）地址序列步長0x100=256B=2×128B，即每次訪問間隔2個塊。Cache每組8塊，主存地址0x00000000對應組號=0x00000000/(8×128)=0，下一個地址0x00000100對應組號=256/(8×128)=0.25→取整為0（因組號=地址/(塊大小×路數)），故所有地址映射到同一組。Cache初始空，前8次訪問不命中（填充滿8塊），第9次訪問時組內已有8塊，發生替換，總訪問次數=(0x00001000-0x00000000)/0x100+1=17次。命中次數=17-8=9→命中率=9/17≈52.9%。（3）優化方法：增大Cache塊大小（如256B），減少訪問步長與塊大小的沖突；或采用全相聯映射，避免組沖突；或增大Cache容量，增加每組塊數。2.（1）數據冒險：addx7,x5,x6的結果在WB段（第5周期）寫回x7，而lwx8,0(x7)在ID段（第3周期）需要讀取x7，存在RAW冒險（add與lw）；swx8,4(x7)在ID段（第4周期）需要讀取x7，同樣與add存在RAW冒險。（2）指令執行順序及周期：addix5：周期1-5addix6：周期2-6（無冒險）addx7：周期3-7（無冒險）lwx8：因需要x7在周期5后可用，需暫停2周期（周期8-12）