集成電路EDA與驗(yàn)證技術(shù)1233

目錄第1章MOSFET晶體管模型第2章集成電路EDA技術(shù)概述第3章模擬集成電路設(shè)計(jì)與仿真第4章模擬集成電路版圖設(shè)計(jì)與驗(yàn)證第5章數(shù)字電路設(shè)計(jì)及仿真工具

Modelsim第6章數(shù)字邏輯綜合第7章物理層設(shè)計(jì)工具ICCompiler第8章物理層設(shè)計(jì)工具Encounter第1章MOSFET晶體管模型1.1MOSFET模型基礎(chǔ)1.2面向設(shè)計(jì)應(yīng)用的MOSFET模型1.3動(dòng)態(tài)MOSFET模型1.4MOSFET晶體管計(jì)算機(jī)模型和設(shè)計(jì)參數(shù)提取1.5小結(jié)

1.1MOSFET模型基礎(chǔ)

1.1.1半導(dǎo)體中的電子和空穴在理想晶體半導(dǎo)體材料的平衡狀態(tài)中，當(dāng)摻雜濃度不高(典型值為1018?cm-3)時(shí)，電子和空穴表現(xiàn)為理想的氣化狀態(tài)。因此，電子和空穴遵循玻爾茲曼分布規(guī)律，并且它們的濃度(每單位體積的數(shù)量)與式(1.1)成正比：

e-Energy/(kT)(1.1)

式中，玻爾茲曼常數(shù)k?=?1.38?×?10-23?J/K，T為開爾文溫度。我們以n和p分別表示此時(shí)平衡態(tài)下電子和空穴的濃度，且它們的濃度可以用靜電勢(shì)?來(lái)表示，則有

(1.2)

(1.3)

式中，電子電荷q?=?1.6?×?10-19C。因?yàn)殡娮与姾蔀樨?fù)電荷，所以電子會(huì)向電勢(shì)高的區(qū)域移動(dòng)，或者說(shuō)空穴會(huì)向電勢(shì)低的區(qū)域移動(dòng)。從式(1.2)和式(1.3)中可以看出，在熱平衡狀態(tài)下，電子和空穴的濃度乘積pn為恒定的常數(shù)。當(dāng)本征半導(dǎo)體中電子和空穴的濃度都為ni時(shí)，電子和空穴的濃度乘積，即質(zhì)量作用定律可以表示為

(1.4)

通常情況下，半導(dǎo)體的平衡狀態(tài)只作為一個(gè)參考狀態(tài)來(lái)評(píng)估。在更多的情況下，我們都認(rèn)為半導(dǎo)體器件處于一個(gè)準(zhǔn)平衡狀態(tài)中。在MOSFET模型中，平衡的襯底狀態(tài)(襯底具有恒定的摻雜濃度)是模型精確的首要條件。在均勻半導(dǎo)體襯底中，當(dāng)電荷表現(xiàn)為中性時(shí)，我們?cè)O(shè)襯底電勢(shì)為參考電勢(shì)，即?=?0。再設(shè)平衡的電子和空穴濃度分別為n0和p0，那么此時(shí)的電子和空穴濃度就可以表示為

半導(dǎo)體內(nèi)部的電荷密度是由正電荷和負(fù)電荷的不平衡狀態(tài)產(chǎn)生的。因此，我們必須對(duì)電子、空穴、電離受主(帶負(fù)電荷)、電離施主(帶正電荷)進(jìn)行綜合考慮。在這種情況下，電荷密度?ρ可以表示為

(1.7)

式中，ND和NA分別表示電離施主密度和電離受主密度。在均勻摻雜半導(dǎo)體中，電荷保持中性，平衡狀態(tài)下的載流子濃度可以由電中性條件和質(zhì)量作用定律得到，即

(1.8)

1.1.2兩端口MOS結(jié)構(gòu)

MOS是由金屬-氧化物(SiO2)-半導(dǎo)體(Si)的三明治結(jié)構(gòu)組成的。在20世紀(jì)60年代，利用該結(jié)構(gòu)制備了第一個(gè)實(shí)用的表面場(chǎng)效應(yīng)晶體管。直至今日，該結(jié)構(gòu)仍然是超大規(guī)模集成電路(VeryLargeScaleIntegration，VLSI)的核心結(jié)構(gòu)。

以MOS結(jié)構(gòu)為基礎(chǔ)的一個(gè)兩端口電容如圖1.1所示。在該結(jié)構(gòu)中，導(dǎo)電層(金屬)與半導(dǎo)體襯底由一個(gè)薄的絕緣層(氧化物)進(jìn)行隔離。理想的半導(dǎo)體結(jié)構(gòu)必須符合以下原則：

(1)氧化物必須是理想的絕緣體，氧化物的內(nèi)部和表面不允許存在任何電荷。

(2)半導(dǎo)體必須均勻摻雜。

(3)半導(dǎo)體材料必須保持足夠的厚度，這樣無(wú)電場(chǎng)區(qū)域的襯底才能遠(yuǎn)離表面。

(4)在金屬和半導(dǎo)體之間的電勢(shì)為零。圖1.1金屬-氧化物-半導(dǎo)體電容

如果以第二層金屬代替半導(dǎo)體材料，那么存儲(chǔ)在柵極中的電荷QG和作用于柵極-襯底之間的電壓UG的關(guān)系為

(1.9)

式中，氧化層電容可以以電容面積、氧化層厚度及平行板電容介電常數(shù)來(lái)表示：

(1.10)

在MOS晶體管理論中，單位面積電荷以及單位面積電容通常以變量的形式出現(xiàn)，因此可以將其表示為

(1.11)

將式(1.11)代入式(1.9)中可以得到

(1.12)

在理想MOS電容中，我們?cè)O(shè)?s為半導(dǎo)體的表面勢(shì)，進(jìn)而可以得出

(1.13)

式中，表示氧化層電容上的電壓降。最終我們得到柵極電壓UG與表面勢(shì)?s、半導(dǎo)體空間電荷的關(guān)系為

(1.14)

接觸電勢(shì)和氧化層電荷效應(yīng)可以通過(guò)加入一個(gè)柵極-襯底電壓來(lái)進(jìn)行抵消，這個(gè)柵極-襯底電壓就稱為平帶電壓UFB。所以，對(duì)于UGB?=?UFB的情況，柵極、襯底、絕緣體中以及半導(dǎo)體-絕緣體界面上的電荷都為零，且半導(dǎo)體內(nèi)的電勢(shì)為恒定常數(shù)，該狀態(tài)稱為平帶狀態(tài)。根據(jù)式(1.14)，我們可以歸納出平帶電壓與柵極電壓的關(guān)系為

(1.15)

1.1.3積累、耗盡、反型(以p型襯底為例)

將式(1.5)代入式(1.8)中，以電勢(shì)u進(jìn)行歸一化，我們可以得到MOS電容內(nèi)部半導(dǎo)體平板上的電荷密度為

(1.16)

當(dāng)UG?<?UFB時(shí)，半導(dǎo)體內(nèi)部的電勢(shì)為負(fù)(u?<?0)，而半導(dǎo)體內(nèi)部產(chǎn)生的電荷為正。這是因?yàn)樵谑?1.16)中，正的空穴數(shù)量大于平帶時(shí)的值p0，而負(fù)的電子數(shù)量小于平帶時(shí)的值n0。在p型襯底中，p0n0。因此在半導(dǎo)體中，正電荷都是由空穴產(chǎn)生的。同時(shí)p型襯底就處于積累區(qū)中。

當(dāng)UG?>?UFB時(shí)，半導(dǎo)體內(nèi)部的電勢(shì)為正(u?>?0)，而半導(dǎo)體內(nèi)部產(chǎn)生的電荷為負(fù)。這是因?yàn)樵谑?1.16)中，正的空穴數(shù)量小于平帶時(shí)的值p0，而負(fù)的電子數(shù)量大于平帶時(shí)的值n0。電子和空穴的相對(duì)貢獻(xiàn)取決于u的值。當(dāng)式(1.17)成立時(shí)，局部的空穴濃度大于電子濃度，即

(1.17)

或者采用式(1.4)進(jìn)行表示：

(1.18)

式中，為表面勢(shì)，稱為費(fèi)米能級(jí)。當(dāng)??時(shí)，少子濃度大于多子濃度，因此載流子的類型出現(xiàn)相反狀態(tài)，此時(shí)半導(dǎo)體就處于反型狀態(tài)中。

1.1.4兩端口MOS的小信號(hào)等效電路(以p型襯底為例)

設(shè)為單位面積的柵電荷，根據(jù)電荷守恒定律MOS電容中的總電荷為零，可以得到，所以單位面積的小信號(hào)電容為

(1.19)

將式(1.15)代入式(1.19)中可以得到

或者為

式中，，為半導(dǎo)體中的單位面積電容。因此MOS結(jié)構(gòu)中的電容可以等效為氧化層和半導(dǎo)體電容的串聯(lián)，如圖1.2所示。圖1.2MOS電容的等效電路

為了計(jì)算半導(dǎo)體電容，首先需要計(jì)算總電荷密度值。在p型半導(dǎo)體中有

(1.22)

在式(1.22)中，下腳標(biāo)B表示多子(在p型襯底中多子為空穴)，而下腳標(biāo)I表示少子，在本例中為電子。積分的下限(x?=?0)和上限()分別表示半導(dǎo)體與氧化物的界面和半導(dǎo)體襯底的距離坐標(biāo)值。將積分變量從距離值轉(zhuǎn)變?yōu)殡妱?shì)，此時(shí)式(1.22)可以變?yōu)?/p>

(1.24)

式中，F(xiàn)s、ps、ns分別為半導(dǎo)體界面處的電場(chǎng)強(qiáng)度、空穴濃度和電子濃度。對(duì)于理想MOS電容的等效電路，可以將其分解為電子電容和空穴電容，如圖1.2(b)所示。在積累區(qū)()和耗盡區(qū)()中的襯底電荷可以表示為

(1.25)

式中，?s和Fs分別為半導(dǎo)體界面處的靜電勢(shì)和電場(chǎng)強(qiáng)度。現(xiàn)在我們采用式(1.25)的結(jié)果來(lái)定義襯底電容，可以得到

(1.26)

在耗盡層和反型層中(>?3)，可以忽略式(1.26)中指數(shù)項(xiàng)的影響，從而得到耗盡層電容的經(jīng)典表達(dá)式：

(1.27)

我們可以采用式(1.24)和式(1.25)來(lái)計(jì)算弱反型層電容。這時(shí)相比于耗盡層電荷，弱反型層中的電子電荷都可以忽略。與耗盡層電容相同，忽略式(1.24)中的襯底少子項(xiàng)(n0)可以得到

(1.28)

式中，。忽略式(1.28)分母中的變量，反型層電容就變成了表面勢(shì)的指數(shù)函數(shù)。所以，我們以反型層電荷的形式來(lái)表示反型層電容：

(1.29)

在強(qiáng)反型層中，可以寫作：

(1.30)

1.1.5三端口MOS結(jié)構(gòu)及統(tǒng)一的電荷控制模型

MOS晶體管中需要存在一些接觸區(qū)域來(lái)連接反型溝道，而且這些區(qū)域必須與襯底類型相反。因此，如圖1.3所示，在晶體管建模過(guò)程中，三端口結(jié)構(gòu)或者柵控制二極管是作為晶體管模型的過(guò)渡態(tài)出現(xiàn)的。因?yàn)閚+區(qū)域(源極)與反型層具有電氣連接，而又與p型襯底隔離，所以空穴的濃度仍然可以用式(1.6)表示。這時(shí)電子的濃度是由來(lái)進(jìn)行控制的，所以此時(shí)空穴和電子的濃度分別為圖1.3三端口MOS晶體管結(jié)構(gòu)

以上的公式可以用于表示三端口MOS結(jié)構(gòu)的準(zhǔn)平衡模型。在三端口MOS結(jié)構(gòu)中，空穴在襯底中處于平衡態(tài)，并遵循玻爾茲曼分布。反型溝道中電子與源極、漏極中的電子也處于平衡態(tài)中，并符合玻爾茲曼靜態(tài)分布。它們的能量

為，所以可以得到pn的乘積為

(1.33)

所以，此時(shí)由于節(jié)偏置電壓(源-襯底電壓)的存在，電子與空穴不再處于平衡態(tài)中。

圖1.4所示為MOS的小信號(hào)等效電容模型和等效電路。在小信號(hào)工作狀態(tài)時(shí)，反型電荷由決定，而少子電荷由決定。圖1.4(a)代表了圖1.3中三端口MOS器件的電容模型。圖1.4(b)中的小信號(hào)等效電路決定了MOS晶體管中反型電荷密度與溝道電壓UC的關(guān)系。由于反型電荷存儲(chǔ)在反型電容、氧化層電容和耗盡層電容的組合中，因此可以得到其表達(dá)式為

(1.34)圖1.4MOS的小信號(hào)等效電容模型和等效電路

為了以電壓的形式更直觀地表示反型電荷，我們將式(1.35)表示為

(1.35)

為了得到電荷和電壓之間關(guān)系的簡(jiǎn)化模型，需要做出如下假設(shè)：

(1)在溝道方向上的單位面積耗盡電容為恒定值，而且在電勢(shì)平衡公式中進(jìn)行計(jì)算時(shí)忽略反型電荷的影響。當(dāng)時(shí)

，我們可以采用式(1.27)來(lái)計(jì)算。而聲表面勢(shì)可以從式(1.15)中，以柵-襯底電勢(shì)UG的形式進(jìn)行計(jì)算得到，但要忽略式(1.15)中反型電荷的影響。從這個(gè)觀點(diǎn)上看，我們僅僅是在耗盡區(qū)和反型區(qū)內(nèi)計(jì)算和的值。所以我們假設(shè)在積累區(qū)中，式(1.26)表示的指數(shù)關(guān)系對(duì)于耗盡區(qū)和反型區(qū)都是可以忽略的。

總的來(lái)說(shuō)，單位面積的襯底電容可以表示為

(1.36)

式中，，為體效應(yīng)系數(shù)，該系數(shù)與襯底摻雜、氧化層電容有關(guān)，典型值為0.1～1?V1/2。而斜率常數(shù)n的典型值為1.1～1.5。

(2)在包括強(qiáng)反型區(qū)在內(nèi)的反型區(qū)內(nèi)，反型電容近似為

。基于假設(shè)(1)和(2)，我們可以從式(1.35)中得到如下關(guān)系：

(1.37)

式中，

(1.38)

綜合考慮溝道電勢(shì)UC和參考電勢(shì)UP，可以得到統(tǒng)一的電荷控制模型為

(1.39)

式中，為當(dāng)U?=?UP時(shí)的值。

1.1.6夾斷電壓

我們將用響應(yīng)于有效溝道電容的溝道電荷密度來(lái)定義夾斷電壓。首先，得到歸一化電荷為

(1.40)

夾斷電壓的名稱源于歷史原因，它意味著溝道電勢(shì)僅僅由少量溝道中的載流子所產(chǎn)生。當(dāng)溝道電荷密度等于的溝道電勢(shì)(UC)時(shí)，參考電勢(shì)UP就稱為夾斷電壓。既然已經(jīng)得到弱反型區(qū)內(nèi)反型電荷的詳細(xì)表達(dá)式，那么就可以用它來(lái)定義夾斷電壓。

由式(1.28)可以得到弱反型區(qū)電容的表達(dá)式為

(1.41)

正如之前的討論，非零溝道電勢(shì)UC意味著電子電荷密度是由控制的，而不是由?控制的。這使得必須在式(1.41)的指數(shù)項(xiàng)中包含溝道電勢(shì)的量。同時(shí)，我們還必須將式(1.28)中的(us)替換為()。這是因?yàn)樵谌醴葱蛥^(qū)中，表面勢(shì)僅與UG有關(guān)，而與UC無(wú)關(guān)。綜合考慮式(1.29)和式(1.41)，我們可以得到

(1.42)

在弱反型區(qū)中，我們將式(1.39)重新寫為

(1.43)

因?yàn)槲覀儫o(wú)論使用式(1.42)還是式(1.43)，都具有相同的反型電荷值，所以可以得到UP為

(1.44)

1.1.7Pao-SahI-V模型

圖1.5所示為MOSFET的橫截面，MOSFET實(shí)際上是一個(gè)二維器件。圖1.5MOSFET的橫截面

為了計(jì)算從漏極到源極的電流ID，我們還必須做出以下假設(shè)：

(1)對(duì)于n溝道器件，空穴電流可以忽略。當(dāng)源-襯底、漏-襯底結(jié)為反偏或者零偏時(shí)，該假設(shè)對(duì)于所有的工作狀態(tài)都是成立的。

1.1.8電荷控制模型

觀察圖1.4(b)中三端口MOS晶體管的等效電容電路，對(duì)于恒定值UG，可以得出

(1.57)

為忽略反型電荷時(shí)得到的耗盡層電容，n為斜率常數(shù)，僅和柵極電壓有關(guān)。反型層電荷密度和溝道方向表面勢(shì)的線性關(guān)系是MOS電流控制模型的基礎(chǔ)。這是因?yàn)閷⑹?1.57)代入式(1.56)時(shí)，可以將電流表示為反型電荷密度的函數(shù)：

(1.58)

1.1.9閾值電壓

首先對(duì)閾值電壓進(jìn)行定義，即當(dāng)UC?=?0時(shí)，存在一個(gè)平衡閾值電壓UT0，此時(shí)溝道電荷密度等于或者夾斷電壓UP?=?0。采用式(1.44)，可以得到

(1.64)

采用式(1.61)，并使得UG?=?UT0，最終得到：

(1.65)．

式(1.65)是對(duì)閾值電壓的完整定義。對(duì)于手動(dòng)計(jì)算夾斷電壓，可以采用一個(gè)簡(jiǎn)化的表達(dá)式，當(dāng)UG?=?UT0時(shí)，UP可以線性近似為

(1.66)

再采用式(1.44)進(jìn)行計(jì)算，可以得到斜率為

(1.67)

n由式(1.60)得到，對(duì)于漏極電流的近似計(jì)算，n為一個(gè)恒定值。

柵-襯底電壓UGB與夾斷電壓的函數(shù)關(guān)系如圖1.6所示。在反型區(qū)，夾斷電壓與柵電壓近似為線性關(guān)系。將式(1.66)中UP的一階近似代入式(1.39)中，可以得到

(1.68)圖1.6柵-襯底電壓UGB與夾斷電壓的函數(shù)關(guān)系

1.2面向設(shè)計(jì)應(yīng)用的MOSFET模型

1.2.1漏極電流的正向及反向分量首先將式(1.62)和式(1.63)以漏極電流的形式表示為

(1.69)式中，又有(1.70)

以圖1.7為例，當(dāng)US和UG為恒定電壓時(shí)，我們從長(zhǎng)溝道NMOS晶體管輸出特性中分析漏極電流的正向分量和反向分量。圖1.7當(dāng)US和UG為恒定電壓時(shí)，長(zhǎng)溝道NMOS晶體管的輸出特性

長(zhǎng)溝道MOS晶體管歸一化電流與柵級(jí)電壓的關(guān)系如圖1.8所示。當(dāng)柵電壓從0.6?V變化到5?V時(shí)，歸一化電流相對(duì)于平均值的變化大約有?±30%。以統(tǒng)一電荷控制模型進(jìn)行表示：

(1.74)

我們可以得到歸一化電流和電壓之間的關(guān)系為

(1.75)

式(1.75)是一個(gè)通用公式，對(duì)于任何工藝、柵電壓以及溫度的長(zhǎng)溝道晶體管都適用。

圖1.8長(zhǎng)溝道MOS晶體管(tox?=?280??，W?=?L?=?25?μm)歸一化電流與柵極電壓的關(guān)系

1.2.2MOSFET晶體管直流特性

MOSFET共柵特性如圖1.9所示，圖中表示的是在恒定電壓UG下，飽和區(qū)漏電流和US的關(guān)系。圖中展現(xiàn)了在低電流區(qū)域中電流與源極電壓的指數(shù)關(guān)系。當(dāng)電流升高時(shí)，強(qiáng)反型電流近似為拋物線曲線。圖中的曲線拐角處代表了中等反型區(qū)域。圖1.9MOSFET(tox?=?280??，W?=?L?=?25?μm)共柵特性

MOSFET的共源特性如圖1.10所示。正如圖1.9中所示，漏極電流與柵極電壓呈指數(shù)特性的區(qū)域稱為弱反型區(qū)，而曲線的拐角處代表了中等反型區(qū)域。將式(1.74)應(yīng)用于MOSFET的源極和漏極端口，我們可以得到MOSFET的輸出特性為

或者寫為圖1.10MOSFET(tox?=?280??，W?=?L?=?25?μm)共源特性

式(1.77)說(shuō)明長(zhǎng)溝道MOSFET的歸一化輸出特性與工藝和晶體管面積無(wú)關(guān)。我們采用式(1.77)進(jìn)行計(jì)算，在不同柵極電壓條件下，比較了不同輸出特性的測(cè)試曲線，MOSFET的歸一化輸出特性如圖1.11所示。從圖1.11中可以看出，測(cè)試數(shù)據(jù)與理論模型十分接近。圖1.11MOSFET(tox?=?280??，W?=?L?=?25?μm)的歸一化輸出特性

1.2.3弱反型區(qū)與強(qiáng)反型區(qū)的MOSFET

我們可以根據(jù)源極電壓(漏極電壓)和夾斷電壓的差值，或者源極反型電荷密度(漏極反型電荷密度)與夾斷反型電荷密度的比值來(lái)定義MOS晶體管的工作區(qū)間。在弱反型區(qū)中有；在強(qiáng)反型區(qū)中有。于是，式(1.39)可以簡(jiǎn)化為

或者寫作

長(zhǎng)溝道MOSFET的弱反型區(qū)特性如圖1.13所示。漏極電流隨著柵極電壓的變化率為每十倍頻程變化2.3n?t，隨著源極電壓的變化率為每十倍頻程變化?-2.3n?t?(在20℃時(shí)約為-58?mV)。而輸出特性隨著漏源電壓的變化率約為4?t，即在20℃時(shí)約為100?mV。圖1.13NMOS晶體管(tox?=?280??，W?=?L?=?25?μm)

1.2.4小信號(hào)跨導(dǎo)

在低頻段，由于柵極、源極和漏極引起的漏極電流的變化為

(1.90)

式中，gmg、gms、gmd和gmb分別為柵極、源極、漏極和襯底的跨導(dǎo)，它們的表達(dá)式為

式(1.94)是一個(gè)通用的MOSFET公式，式中唯一與工藝相關(guān)的參數(shù)是歸一化電流IS。此外，源極跨導(dǎo)、漏極跨導(dǎo)和柵極跨導(dǎo)之間還存在以下關(guān)系：

(1.95)

式(1.95)以源極跨導(dǎo)和漏極跨導(dǎo)的形式來(lái)表示柵極跨導(dǎo)。對(duì)于飽和區(qū)的長(zhǎng)溝道MOSFET有，所以最終可以得到

。

飽和區(qū)長(zhǎng)溝道NMOS源極跨導(dǎo)(UG?=?0.8,1.2,1.6,2.0,2.4,3.0,3.6,4.2,4.8)和柵極跨導(dǎo)(US?=?0,0.5,1.0,1.5,2.0,2.5,3.0)的仿真數(shù)據(jù)、測(cè)試數(shù)據(jù)對(duì)比，如圖1.13所示。圖1.13NMOS晶體管(tox?=?280??，W?=?L?=?25?μm)

在模擬集成電路設(shè)計(jì)中，跨導(dǎo)和電流比(gm?/?ID)是一個(gè)重要的設(shè)計(jì)參數(shù)。該參數(shù)表征了電流(功耗)轉(zhuǎn)換為跨導(dǎo)(工作頻率)的效率。gm?/?ID同時(shí)也表示了反型的程度，并與電路的性能相關(guān)。將式(1.94)中的IS替換為IF?/?if，可以將源極(漏極)跨導(dǎo)與正向(反向)飽和電流的比例表示為

式(1.96)使得設(shè)計(jì)者可以以反型程度if?來(lái)表示跨導(dǎo)和電流比。我們采用電流和電壓變量來(lái)重寫式(1.90)，可以得到

對(duì)應(yīng)于式(1.97)的MOSFET低頻小信號(hào)模型如圖1.14所示。圖1.14MOSFET低頻小信號(hào)模型

1.3動(dòng)態(tài)MOSFET模型

MOS晶體管中的電容不能以一系列連接于四個(gè)端口之間的電容來(lái)表示，這是因?yàn)閷?duì)于四端口器件而言，至少需要9個(gè)獨(dú)立的系數(shù)來(lái)表示三個(gè)獨(dú)立的電壓和電流量。為了得到瞬態(tài)電流的精確解，我們將每個(gè)端口的電流分解成傳輸電流項(xiàng)(IT)和電容充電項(xiàng)。所以漏極電流可以表示為

(1.99)

1.3.1存儲(chǔ)電荷

柵極存儲(chǔ)電荷和襯底存儲(chǔ)電荷的定義是十分明確的，但是對(duì)于源極和漏極存儲(chǔ)電荷的定義在一定程度上存在矛盾性。這是因?yàn)樵礃O和漏極中的存儲(chǔ)電荷并不完全等于進(jìn)入源極端口和漏極端口的電荷值，基于連續(xù)積分的有效性，我們給出源極和漏極的存儲(chǔ)電荷如式(1.100)和式(1.101)所示：

正如所期望的：

式中，IS(t)為源極電流，且有

其中，QI為存儲(chǔ)在溝道中反型電荷總和。此時(shí)漏極電流和源極電流的差值正是所需用于改變溝道內(nèi)反型電荷的電流值。在考慮瞬態(tài)柵極電荷和襯底電荷時(shí)，通常都忽略傳輸(泄漏)電流的影響。在這種情況下，瞬態(tài)電流中只剩下電荷電流項(xiàng)為

在弱反型區(qū)中的情況則要簡(jiǎn)單得多：總電荷正比于溝道中的平均電荷密度。實(shí)際上，對(duì)于擴(kuò)散電流，溝道中的電荷梯度始終為恒定值。

1.3.2電容系數(shù)

我們以各端口瞬態(tài)電壓值的形式來(lái)表示電荷值，最終得到的電容系數(shù)表達(dá)式見表1.1。

對(duì)于準(zhǔn)靜態(tài)MOSFET本征電容的4?×?4矩陣可以定義為

MOSFET晶體管的小信號(hào)電路如圖1.15所示，主要包括5個(gè)電容，3個(gè)跨容和3個(gè)跨導(dǎo)。這個(gè)小信號(hào)模型體現(xiàn)了MOSFET的對(duì)稱性。圖1.15MOSFER晶體管的小信號(hào)電路

電容曲線與柵-襯底電壓的函數(shù)關(guān)系如圖1.16所示。

圖1.16當(dāng)UDS?=?1時(shí)，電容Cgs、Cgd、Cgb、Cbs和Cbd的變化趨勢(shì)

1.3.3非準(zhǔn)靜態(tài)小信號(hào)模型

從MOSFET晶體管中的連續(xù)性公式和傳輸公式中，我們可以得到一個(gè)適用于高頻工作狀態(tài)的準(zhǔn)靜態(tài)模型。其中準(zhǔn)靜態(tài)模型的時(shí)間常數(shù)見表1.2。包含主要時(shí)間常數(shù)的一階小信號(hào)準(zhǔn)靜態(tài)模型如圖1.17所示。表1.2準(zhǔn)靜態(tài)模型的時(shí)間常數(shù)圖1.17高頻MOSFET模型

從表1.1和表1.2的表達(dá)式中，我們可以得到

在圖1.17中的準(zhǔn)靜態(tài)模型小信號(hào)模型中，還應(yīng)該注意以下情況：

(1)在低頻工作狀態(tài)下()，圖1.17中的電路可以簡(jiǎn)化為3個(gè)跨導(dǎo)、5個(gè)電容的模型，如圖1.18所示。圖1.18準(zhǔn)靜態(tài)模型小信號(hào)模型

(2)當(dāng)工作頻率()21，壓控電流源不僅可以用跨導(dǎo)表示，還可以用圖1.15中的跨容來(lái)表示。同時(shí)，容性分量也等價(jià)于電容和電阻的串聯(lián)。我們以計(jì)算導(dǎo)納為例：

(1.120)

所以，柵和源極之間等價(jià)于電容Cgs和一個(gè)等效電阻

的并聯(lián)。但在低頻和高頻工作狀態(tài)中，等效電阻值并不相同。等效電阻在高頻時(shí)發(fā)揮更大的作用。

(3)當(dāng)頻率時(shí)，圖1.17中的模型不再有效。此時(shí)，為了進(jìn)行快速的小信號(hào)變量仿真，設(shè)計(jì)者需要將晶體管看作是N個(gè)串聯(lián)的晶體管溝道集合，并且每個(gè)晶體管的溝道長(zhǎng)度都能保證不等式成立。這意味著每個(gè)單位僅僅包含自身的本征分量。

1.3.4準(zhǔn)靜態(tài)小信號(hào)模型

當(dāng)晶體管工作頻率滿足時(shí)，同時(shí)有，則圖1.17中的非準(zhǔn)靜態(tài)小信號(hào)模型可以簡(jiǎn)化為圖1.18中的五個(gè)電容模型。考慮到正弦穩(wěn)態(tài)工作狀態(tài)，圖1.18中的電路框圖可以從圖1.15中完整的電容模型中導(dǎo)出。

圖1.18中的準(zhǔn)靜態(tài)模型的一個(gè)重要用途就是可以用其來(lái)計(jì)算MOSFET晶體管電路的頻率響應(yīng)。

1.3.5本征截止頻率

本征截止頻率(單位增益頻率)是MOSFET兩個(gè)重要的品質(zhì)因素之一，其定義為在共源放大器中短路電流增益下降為1時(shí)的工作頻率，如圖1.19所示。采用圖1.18中的準(zhǔn)靜態(tài)模型，我們可以得到圖1.19中的三電容模型。實(shí)際上，只有UG為變化電壓，所以在模型中只需要考慮與柵極和UG控制電流源連接的電容。對(duì)于飽和晶體管，本征電容Cgd?=?0。對(duì)圖1.19進(jìn)行小信號(hào)分析，可以得到MOSFET的本征截止頻率為

(1.121)圖1.19定義本征截止頻率的小信號(hào)等效電路

為了進(jìn)行簡(jiǎn)化，我們假設(shè)柵-源電容和柵-襯底電容與偏置電壓無(wú)關(guān)。因?yàn)閚是隨著偏置電壓緩慢變化的函數(shù)，而且在Cox中Cgs的部分幾乎可以忽略，所以上述假設(shè)是成立的。因此，可以用來(lái)近似計(jì)算，最終得到任意反型區(qū)中本征截止頻率為

(1.122)

1.4MOSFET晶體管計(jì)算機(jī)模型和設(shè)計(jì)參數(shù)提取

簡(jiǎn)化模型描述了芯片上無(wú)源器件和有源器件的電學(xué)特性，是電路設(shè)計(jì)者和晶圓廠之間的基本聯(lián)系紐帶。簡(jiǎn)化模型使電路可以在流片前進(jìn)行功能性仿真，從而節(jié)省時(shí)間和成本。在CMOS工藝中，MOSFET是最主要的器件，所以，它的模型在集成電路設(shè)計(jì)和分析中起著決定性作用。

1.4.1基于閾值電壓UT的MOSFET晶體管模型(BSIM3和BSIM4)

首先，在弱反型的情況下運(yùn)用方塊電荷模型可得到源極的反型電荷密度，公式如下：

(1.123)

另一方面，強(qiáng)反型時(shí)的反型電荷密度可以表示為

(1.124)

在BSIM3模型中，在任何反型層中反型電荷密度都可以表示為

(1.125)

其中，Ugsteff為插值函數(shù)，在BSIM3模型中表示為

(1.126)

圖1.20表示n值分別為1.2和1.4時(shí)，式(1.126)中插值函數(shù)的曲線。

這里很容易證明，將式(1.126)代入式(1.125)可以分別得到式(1.123)中弱反型和式(1.124)中強(qiáng)反型的漸進(jìn)情況。在BSIM模型公式中，當(dāng)UBS?=?0時(shí)長(zhǎng)溝道器件斜率因子n恒定為

(1.127)

其中，?F是p襯底中空穴的費(fèi)米勢(shì)能。圖1.20BSIM3模型式1.126中n值分別為1.2和1.4時(shí)插值項(xiàng)的曲線

1.4.2基于表面勢(shì)的MOSFET晶體管模型(HiSIM、MM11和PSP)

由漸變溝道和方塊電荷近似得到的表面勢(shì)隱含關(guān)系如下：

(1.128)

式(1.128)曾經(jīng)很難得到精確的解，由于快速且精確的算法研究取得了相當(dāng)大的進(jìn)步，現(xiàn)在計(jì)算式(1.128)表面勢(shì)的解不再是一個(gè)難題。在式(1.128)確定了?s的值之后，可以用方塊電荷近似來(lái)計(jì)算體電荷密度為

(1.129)

式(1.129)給出了一個(gè)從積累區(qū)經(jīng)過(guò)耗盡區(qū)到反型區(qū)的連續(xù)性模型。使用之前推導(dǎo)出的表面電勢(shì)和耗盡電荷，可以從勢(shì)能平衡方程計(jì)算出反型電荷密度為

(1.130)

從前基于表面勢(shì)的MOSFET模型的缺陷主要表現(xiàn)為電流、總電荷和噪聲表達(dá)式的復(fù)雜性和冗長(zhǎng)性。為了簡(jiǎn)化這類計(jì)算，一些基于表面勢(shì)的MOSTEF簡(jiǎn)化模型使用類似于基于的MOSFET模型方法，該方法使用反型電荷密度作為表面勢(shì)的線性化函數(shù)。

1.4.3HiSIM模型

HiSIM(廣島大學(xué)STARCIGFET)模型是通過(guò)迭代求解源區(qū)和漏區(qū)的泊松方程來(lái)計(jì)算電勢(shì)值。我們通過(guò)快速算法能夠得到約10?pV的計(jì)算精度。為了足夠精確地求解跨容值，并實(shí)現(xiàn)穩(wěn)定的電路仿真環(huán)境，必須進(jìn)行高精度的表面勢(shì)計(jì)算。

HiSIM模型與其他表面勢(shì)模型一樣，都是基于方塊電荷近似，但它又和MM11和PSP模型不同，這兩種模型都使用反型電荷密度作為s的線性化函數(shù)。HiSIM模型的漏端電流由下式給出：

在HiSIM模型中，通過(guò)使用偏置電壓以及與幾何相關(guān)的橫向梯度因子來(lái)處理短溝道效應(yīng)。通過(guò)這種方式，橫向電場(chǎng)Fyy梯度決定了柵源電壓Ugs的值:

(1.134)

其中有

1.4.4MOS模型11

為了獲得諸如電流、電荷、噪聲等輸出有效的表達(dá)式，我們研究了基于s函數(shù)反型電荷線性度的近似方法。在MM11模型中，將源極和漏極的表面電勢(shì)在其平均值附近進(jìn)行線性化，這種方法可以產(chǎn)生簡(jiǎn)單而又不失精確度的表達(dá)式。

MM11模型中漏極電流表達(dá)式為

(1.135)

我們使用反型電荷密度作為關(guān)鍵變量可得到MM11模型的源極電荷和漏極電荷表達(dá)式，且由于目前基于反型電荷模型和基于表面電勢(shì)模型都使用相同的基本近似，因此得到MM11模型的源極和漏極相關(guān)電荷的表達(dá)式為

1.4.5PSP模型

賓夕法尼亞州立大學(xué)開發(fā)的SP模型和飛利浦公司開發(fā)的MM11模型都是基于表面勢(shì)模型得到的。在這兩種模型基礎(chǔ)之上，通過(guò)綜合和發(fā)展它們的優(yōu)點(diǎn)而建立了PSP模型。2005年國(guó)際集成電路模型標(biāo)準(zhǔn)化委員會(huì)評(píng)選PSP模型作為MOSFET的工業(yè)標(biāo)準(zhǔn)簡(jiǎn)化模型。用于數(shù)字、模擬和射頻設(shè)計(jì)的PSP模型，包含目前與未來(lái)深亞微米CMOS工藝建模所需要的所有相關(guān)的物理效應(yīng)(遷移率降低、速度飽和、漏致勢(shì)壘降低、柵極電流增加等)。

根據(jù)該模型開發(fā)者的描述，PSP模型提供了電流、電荷，以及他們的第一階和高階導(dǎo)數(shù)的準(zhǔn)確描述，同時(shí)還準(zhǔn)確描述了其產(chǎn)生的電失真行為。PSP模型同時(shí)也準(zhǔn)確地描述了MOSFET的噪聲行為，并有對(duì)于非準(zhǔn)靜態(tài)(NQS)效應(yīng)的解決方法。

對(duì)稱線性化方法也可以產(chǎn)生以沿溝道方向上的表面勢(shì)為基礎(chǔ)的準(zhǔn)確表達(dá)式，同時(shí)也允許我們使用Ward-Dutton電荷分區(qū)來(lái)計(jì)算準(zhǔn)靜態(tài)模型中的源極和漏極電荷。PSP模型中不但包括了量子力學(xué)校正和多晶硅耗盡區(qū)效應(yīng)，還描述了柵源和柵漏交疊區(qū)內(nèi)的電流，以及柵極與襯底電流。最后，PSP模型還包含了模擬和射頻電路設(shè)計(jì)中必不可少的噪聲模型。

1.4.6基于電荷的模型(ACM、EKV)

在基于反型電荷的模型中，可以以溝道兩端的反型電荷密度來(lái)表示電流、電荷和噪聲。研究表明，可以用源極和漏極()區(qū)域的反型電荷密度來(lái)簡(jiǎn)單表示漏極電流ID。對(duì)于長(zhǎng)溝道晶體管，漏極電流的表達(dá)式為

(1.138)

式中，總電荷和小信號(hào)參數(shù)都是源極和漏極溝道電荷密度的函數(shù)。研究者以端口電壓的形式提出一個(gè)簡(jiǎn)單的電荷密度表達(dá)式，基于此表達(dá)式的模型稱為統(tǒng)一電荷控制模型(UCCM)。其表示為

(1.139)

1.4.7ACM模型

20世紀(jì)80年代末在數(shù)字CMOS工藝中出現(xiàn)了模擬設(shè)計(jì)，這成為了建立ACM模型的最初動(dòng)機(jī)。由于在此模型中使用CMOS柵極作為線性電容，需要計(jì)算CMOS弱反型區(qū)和強(qiáng)反型區(qū)的非線性電容積累。眾所周知，經(jīng)典強(qiáng)反型近似是不恰當(dāng)?shù)模虼嗽O(shè)計(jì)者們開發(fā)了優(yōu)越的適用于電荷反型和積累的MOS管柵極來(lái)改善電容模型。

工程師們通過(guò)使用新柵極電容模型，提高了四端MOS晶體管在弱反型和中度反型區(qū)的精確度。此外，設(shè)計(jì)者們當(dāng)時(shí)就清楚必須用對(duì)稱的MOSFET模型用來(lái)描述晶體管。最終，工程師們實(shí)現(xiàn)了一個(gè)合適的MOSFET模型。此外，工程師們?cè)谶@類模型中遵循了晶體管的相對(duì)于源極和漏極的對(duì)稱性。一些文獻(xiàn)中描述了夾斷電壓和閾值電壓的定義，嚴(yán)謹(jǐn)?shù)膴A斷電壓和閾值電壓的定義對(duì)于一致和精確模型是必要的。

在一些已開發(fā)的直流、交流和非準(zhǔn)靜態(tài)模型中，工程師們給出了以溝道邊界反型電荷密度簡(jiǎn)單函數(shù)所表示的所有晶體管參數(shù)。自1997年以來(lái)，這類模型的計(jì)算機(jī)實(shí)現(xiàn)版本已在SMASH電路仿真器中加以使用。ACM模型的層次化結(jié)構(gòu)有利于將各類晶體管效應(yīng)加入到該模型中。同時(shí)，ACM模型也是第一款涵蓋了所有內(nèi)在電容系數(shù)詳細(xì)表達(dá)式的計(jì)算機(jī)仿真模型。

1.4.8EKV模型

工程師們最初設(shè)計(jì)EKV模型的目的是為了能夠?qū)崿F(xiàn)極低功耗模擬集成電路，并且這個(gè)簡(jiǎn)化分析模型可以適應(yīng)所有工作區(qū)域。為此，EKV模型的設(shè)計(jì)者們?cè)O(shè)計(jì)了一種適用于從強(qiáng)反型到弱反型漸近情況的內(nèi)插函數(shù)。在將漏電流分解為正向和反向分量的基礎(chǔ)上，他們還限定了此函數(shù)的正向和反向反型水平。EKV模型通過(guò)使用這種方法率先推導(dǎo)出在弱、中、強(qiáng)電荷反型區(qū)，即從線性區(qū)到飽和區(qū)的電流、跨導(dǎo)、固有電容、非準(zhǔn)靜態(tài)的互導(dǎo)和噪聲的有效單個(gè)解析表達(dá)式。因?yàn)樗械男⌒盘?hào)參數(shù)都是以正偏或者反型的程度來(lái)進(jìn)行表達(dá)的，所以對(duì)于大多數(shù)電流偏置的模擬電路，該方法是切實(shí)可行的。

相較于其他MOSFET模型，在引入EKV模型時(shí)，工程師們通過(guò)相對(duì)于襯底的端口電壓來(lái)發(fā)掘MOSFET的固有對(duì)稱性。當(dāng)用于表示連續(xù)gm/ID特性的插值函數(shù)被基于物理特性(該物理特性表達(dá)式涵蓋了弱反型區(qū)到強(qiáng)反型區(qū)的全部范圍)的表達(dá)式所替代時(shí)，可以將EKV模型轉(zhuǎn)換為基于電荷的表達(dá)式。

值得注意的是，在EKV模型中特定電流Ispec為

(1.140)

從式(1.140)中可以看出，EKV模型中的特定電流Ispec是ACM模型中的4倍。

ACM模型和EKV模型中的主要公式是相似的，然而也有一定的差異。這種差異體現(xiàn)在對(duì)于夾斷電壓和對(duì)反型電荷建模精度產(chǎn)生影響的斜率因子的定義上。

1.5小結(jié)本章主要介紹了MOSFET模型基礎(chǔ)。首先對(duì)MOSFET的物理模型中電荷模型、夾斷電壓、閾值電壓等物理參數(shù)進(jìn)行了討論。之后分析了面向設(shè)計(jì)的MOSFET模型、動(dòng)態(tài)模型，使讀者能夠在不同的工作區(qū)域內(nèi)了解MOSFET的電壓、電流特性，以此作為電路分析的物理基礎(chǔ)。本章最后討論了用于計(jì)算機(jī)仿真的MOSFET晶體管模型，對(duì)主流的三大類模型：基于閾值電壓的MOSFET晶體管模型、基于表面勢(shì)的MOSFET晶體管模型和基于電荷的模型進(jìn)行了詳細(xì)分析，作為使用EDA工具進(jìn)行設(shè)計(jì)的模型知識(shí)儲(chǔ)備。第2章集成電路EDA技術(shù)概述2.1EDA技術(shù)概述2.2集成電路設(shè)計(jì)方法和設(shè)計(jì)流程簡(jiǎn)介2.3主要的EDA廠商及其產(chǎn)品介紹2.4小結(jié)

2.1EDA技術(shù)概述

EDA是電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation)的縮寫，該術(shù)語(yǔ)囊括了電子工程領(lǐng)域中的計(jì)算機(jī)輔助工程(CAE)、計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)等領(lǐng)域。該用法可能源于IEEE設(shè)計(jì)自動(dòng)化技術(shù)委員會(huì)。在集成電路領(lǐng)域，EDA是指利用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)軟件，來(lái)完成超大規(guī)模集成電路(VLSI)芯片的功能設(shè)計(jì)、綜合、驗(yàn)證、物理設(shè)計(jì)(包括布局、布線、版圖、設(shè)計(jì)規(guī)則檢查等)等流程的設(shè)計(jì)方式。

迄今為止，用于集成電路設(shè)計(jì)的EDA工具的發(fā)展上大體可分為以下四個(gè)階段：

第一階段：在電子設(shè)計(jì)自動(dòng)化出現(xiàn)之前，設(shè)計(jì)人員必須手工完成集成電路的設(shè)計(jì)、布線等工作，這是因?yàn)楫?dāng)時(shí)所謂集成電路的復(fù)雜程度遠(yuǎn)不及現(xiàn)在。

第二階段：20世紀(jì)70年代中期到80年代，開發(fā)人員嘗試將整個(gè)設(shè)計(jì)過(guò)程自動(dòng)化，而不僅僅滿足于自動(dòng)完成掩模草圖。

第三階段：20世紀(jì)80年代末到90年代初進(jìn)入ESDA(電子系統(tǒng)設(shè)計(jì)自動(dòng)化，ElectronicSystemDesignAutomation)階段，盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒(méi)有把工程師從繁重的設(shè)計(jì)工作中徹底解放出來(lái)。

第四階段：進(jìn)入21世紀(jì)以來(lái)，以軟硬件協(xié)同設(shè)計(jì)(Software/HardwareCo-Design)、具有知識(shí)產(chǎn)權(quán)的內(nèi)核(IntellectualPropertyCore，IP核)復(fù)用和超深亞微米(VeryDeepSub-Micron，VDSM)技術(shù)為支撐的SOC是國(guó)際超大規(guī)模集成電路(VLSI)的發(fā)展趨勢(shì)和新世紀(jì)集成電路的主流。

圖2.1為超大規(guī)模集成電路產(chǎn)品設(shè)計(jì)主要流程，其中的各個(gè)環(huán)節(jié)都有EDA技術(shù)的身影。圖2.1超大規(guī)模集成電路產(chǎn)品設(shè)計(jì)主要流程

EDA技術(shù)涉及許多領(lǐng)域，覆蓋了集成電路從設(shè)計(jì)到掩模生成的整個(gè)過(guò)程，下述領(lǐng)域適用于芯片、專用集成電路、FPGA的構(gòu)建，印刷電路板(PCB)設(shè)計(jì)也有類似特點(diǎn)。

1．設(shè)計(jì)領(lǐng)域

(1)行為級(jí)綜合，高級(jí)綜合或算法：具有更高的抽象級(jí)別，并允許自動(dòng)進(jìn)行體系結(jié)構(gòu)的探索處理。

(2)邏輯綜合(Synthesis)：對(duì)芯片抽象邏輯的翻譯，將邏輯的寄存器傳輸(RegisterTransferLevel，RTL)級(jí)描述(通常通過(guò)一個(gè)指定的硬件描述語(yǔ)言，如Verilog或VHDL)轉(zhuǎn)換成由獨(dú)立邏輯門組成的網(wǎng)表。

(3)原理圖設(shè)計(jì)輸入：設(shè)計(jì)芯片的電路圖，輸出Verilog、VHDL、SPICE及其他格式。

(4)布圖規(guī)劃(Floorplan)：將邏輯門、電源和地平面、I/O引腳、及硬件宏單元擺放到希望的位置。(這類似于一個(gè)城市規(guī)劃師對(duì)住宅、商業(yè)和工業(yè)區(qū)域的劃分處理。)

(5)布局(Place)和布線(route)：(對(duì)于數(shù)字器件)利用工具自動(dòng)對(duì)綜合后的門級(jí)網(wǎng)表進(jìn)行邏輯門和其他經(jīng)工藝映射后的元件進(jìn)行布局，緊接著進(jìn)行設(shè)計(jì)布線，將各元件的信號(hào)線和電源終端用導(dǎo)線連接起來(lái)。

(6)晶體管版圖設(shè)計(jì)：在模擬/混合信號(hào)器件中將原理圖轉(zhuǎn)換成布局示意圖，包含器件的所有圖層。

(7)協(xié)同設(shè)計(jì)：兩個(gè)或更多的電子系統(tǒng)的并行設(shè)計(jì)、分析或優(yōu)化。通常這些電子系統(tǒng)屬于不同的襯底，如多塊PCB板或多芯片封裝。

(8)?IP核：提供預(yù)編程的設(shè)計(jì)元素。

(9)?EDA技術(shù)數(shù)據(jù)庫(kù)：EDA應(yīng)用程序的專用數(shù)據(jù)庫(kù)。因?yàn)闅v史上一般用途的數(shù)據(jù)庫(kù)在性能上無(wú)法滿足要求。

(10)設(shè)計(jì)收斂：IC設(shè)計(jì)有許多限制，解決一個(gè)問(wèn)題往往使其他方面出現(xiàn)問(wèn)題。設(shè)計(jì)收斂就是滿足所有約束的設(shè)計(jì)過(guò)程。

2．模擬仿真領(lǐng)域

(1)模擬：對(duì)電路的工作進(jìn)行模擬以驗(yàn)證其正確性和性能。

①晶體管級(jí)模擬——電路/版圖行為的低級(jí)晶體管級(jí)模擬，器件級(jí)精度。

②邏輯級(jí)模擬——RTL或門級(jí)網(wǎng)表的數(shù)字模擬，布爾邏輯級(jí)精度。

③行為級(jí)模擬——對(duì)設(shè)計(jì)的體系結(jié)構(gòu)運(yùn)行進(jìn)行高級(jí)別模擬，環(huán)路級(jí)或接口級(jí)精度。

④硬件仿真——使用專用硬件仿真目標(biāo)設(shè)計(jì)邏輯。有時(shí)可插入系統(tǒng)，代替尚未完成的芯片；這就是所謂的在電路仿真。

(2)工藝CAD(TechnologyCAD，TCAD)，對(duì)基本的工藝加工技術(shù)進(jìn)行模擬和分析。半導(dǎo)體工藝模擬可以得到摻雜濃度分布，直接從器件物理推導(dǎo)出器件的電學(xué)特性。

(3)電磁場(chǎng)運(yùn)算，或僅是場(chǎng)運(yùn)算，直接對(duì)IC或PCB設(shè)計(jì)中感興趣的問(wèn)題求解麥克斯韋方程組，比全局的版圖提取要慢，但更準(zhǔn)確。

3．分析和驗(yàn)證領(lǐng)域

(1)功能驗(yàn)證。

(2)跨時(shí)鐘域(ClockDomainCrossing，CDC)驗(yàn)證：類似于lint代碼語(yǔ)法檢查工具，但這些檢查工具專門從事檢測(cè)和報(bào)告潛在的問(wèn)題，如數(shù)據(jù)丟失，且存在穩(wěn)定性問(wèn)題的多時(shí)鐘域設(shè)計(jì)中使用。

(3)形式驗(yàn)證(Formalverification)，也稱模型檢驗(yàn)：嘗試通過(guò)數(shù)學(xué)方法證明系統(tǒng)具有某些所需的特性，并且不會(huì)發(fā)生某些不希望的效應(yīng)(如死鎖)。

(4)等效性檢查：對(duì)芯片的RTL級(jí)描述和綜合后的門級(jí)網(wǎng)表進(jìn)行算法比較，以確保在邏輯層功能的等效。

(5)靜態(tài)時(shí)序分析(Statictiminganalysis，STA)：在不依賴于輸入激勵(lì)的方式下對(duì)電路進(jìn)行時(shí)序分析，從而發(fā)現(xiàn)在所有可能輸入時(shí)的最壞情況。

(6)物理驗(yàn)證：檢查是否一個(gè)設(shè)計(jì)在物理上是可制造的，并且所得到的芯片將不具有任何功能性的物理缺陷，能滿足原始規(guī)格要求。

①設(shè)計(jì)規(guī)則檢查(Designrulecheck，DRC)。

②版圖電路圖一致性檢查(Layoutversusschematic，LVS)。

③版圖提取(RCX)。從版圖提取網(wǎng)表，其中包括寄生電阻(ParasiticResistorsExtraction，PRE)，有時(shí)也包括電容(RCX)，有時(shí)還包括電感，這些是芯片版圖所固有的。

(7)功耗分析和優(yōu)化：在不影響功能的前提下優(yōu)化電路以減少工作損耗。

(8)襯底耦合分析。

(9)電源網(wǎng)絡(luò)設(shè)計(jì)與分析。

4．制造準(zhǔn)備領(lǐng)域

(1)掩模數(shù)據(jù)準(zhǔn)備(MaskDataPreparation，MDP)：生成用于制造芯片的實(shí)際光刻掩模。

①分辨率增強(qiáng)技術(shù)(ResolutionEnhancementTechniques，RET)。增加最終光刻掩模的質(zhì)量的方法。

②光學(xué)鄰近校正(OpticalProximityCorrection，OPC)。對(duì)掩模所造成的衍射和干涉影響進(jìn)行前期補(bǔ)償。

(2)掩模生成：從層次化設(shè)計(jì)中生成平板掩模圖像。

(3)可制造性設(shè)計(jì)(DesignforManufacturability，DFM)：用于優(yōu)化設(shè)計(jì)，使其更容易和廉價(jià)地制造。

(4)制造測(cè)試。

①自動(dòng)測(cè)試向量生成(AutomaticTestPatternGeneration，ATPG)。為盡可能多的邏輯門和其他部件系統(tǒng)工作生成向量數(shù)據(jù)。

②內(nèi)建自測(cè)試(Built-inSelf-Test，BIST)。對(duì)設(shè)計(jì)中的邏輯或存儲(chǔ)器結(jié)構(gòu)安排獨(dú)立的測(cè)試控制器進(jìn)行自動(dòng)測(cè)試。

③可測(cè)試性設(shè)計(jì)(DesignForTest，DFT)。對(duì)門級(jí)網(wǎng)表添加邏輯結(jié)構(gòu)，以方便加工后芯片的缺陷測(cè)試。

集成電路EDA技術(shù)為現(xiàn)代集成電路理論和設(shè)計(jì)的表達(dá)與應(yīng)用提供了可行性，它已不是某一學(xué)科的分支，而是一門綜合性學(xué)科。它打破了計(jì)算機(jī)軟件與硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，代表了集成電路設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。

2.2集成電路設(shè)計(jì)方法和設(shè)計(jì)流程簡(jiǎn)介對(duì)不同類型的集成電路產(chǎn)品，集成電路設(shè)計(jì)方法的選擇是截然不同的。集成電路從應(yīng)用角度可劃分為二類：一類是通用集成電路；另一類是專用集成電路。通用集成電路也叫標(biāo)準(zhǔn)集成電路(StandardIntegratedCircuit)，這些電路并不針對(duì)任何用戶的要求設(shè)計(jì)，產(chǎn)品具有通用性，因而可以大批量生產(chǎn)。專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)是針對(duì)某種整機(jī)或電子系統(tǒng)的需求而專門設(shè)計(jì)的集成電路。

對(duì)于集成電路，其設(shè)計(jì)方法有很多種，按版圖結(jié)構(gòu)及制造方法分為半定制(Semi-custom)和全定制(Full-custom)這兩種實(shí)現(xiàn)方法。

全定制是一種基于晶體管級(jí)的、手工設(shè)計(jì)版圖的制造方法，設(shè)計(jì)者需要使用全定制版圖設(shè)計(jì)工具來(lái)完成，必須考慮晶體管版圖的尺寸、位置、互連線等技術(shù)細(xì)節(jié)，以使設(shè)計(jì)芯片的功能、面積、功耗、成本等達(dá)到最優(yōu)。這種設(shè)計(jì)方法工作量巨大，設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，而且一次設(shè)計(jì)的成功率也比較低。

半定制是一種約束性設(shè)計(jì)方法，約束的目的是簡(jiǎn)化設(shè)計(jì)、縮短設(shè)計(jì)周期、降低設(shè)計(jì)成本、提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方法不同，進(jìn)一步分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。具體采用哪種方法，其選擇基于設(shè)計(jì)復(fù)雜度、時(shí)序要求、面積要求、電源要求、項(xiàng)目進(jìn)度和資源幾個(gè)方面。

專用集成電路產(chǎn)品由于用途專一，產(chǎn)量較小，因此一般采用半定制設(shè)計(jì)來(lái)降低設(shè)計(jì)成本、縮短設(shè)計(jì)周期。當(dāng)然，如果用戶對(duì)產(chǎn)品性能要求很高時(shí)，也可采用全定制設(shè)計(jì)，但設(shè)計(jì)成本會(huì)有很大增加。

2.2.1半定制設(shè)計(jì)流程

半定制設(shè)計(jì)流程又稱為從RTL到GDSⅡ的設(shè)計(jì)流程，一般用來(lái)設(shè)計(jì)數(shù)字集成電路。粗略地說(shuō)，數(shù)字集成電路設(shè)計(jì)的基本步驟可以分為：系統(tǒng)定義、寄存器傳輸級(jí)設(shè)計(jì)、物理設(shè)計(jì)。而根據(jù)邏輯的抽象級(jí)別，設(shè)計(jì)又分為系統(tǒng)行為級(jí)、寄存器傳輸級(jí)、邏輯門級(jí)。設(shè)計(jì)人員需要合理地書寫功能代碼、設(shè)置綜合工具、驗(yàn)證邏輯時(shí)序性能、規(guī)劃物理設(shè)計(jì)策略等等。在設(shè)計(jì)過(guò)程中的特定時(shí)間點(diǎn)，還需要多次進(jìn)行邏輯功能、時(shí)序約束、設(shè)計(jì)規(guī)則方面的檢查、調(diào)試，以確保設(shè)計(jì)的最終成果合乎最初的設(shè)計(jì)收斂目標(biāo)。

整個(gè)半定制集成電路設(shè)計(jì)流程如圖2.2所示。左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具。

一般整個(gè)完整的流程可以分為前端(FrontEnd)和后端(BackEnd)兩部分，前端的主要任務(wù)是將HDL語(yǔ)言描述的電路進(jìn)行仿真驗(yàn)證、綜合和時(shí)序分析，最后轉(zhuǎn)換成基于工藝庫(kù)的門級(jí)網(wǎng)表，即從RTL到網(wǎng)表(netlist)的過(guò)程。而將物理設(shè)計(jì)稱為后端設(shè)計(jì)，即從網(wǎng)表到GDSⅡ版圖數(shù)據(jù)的過(guò)程。圖2.2半定制集成電路設(shè)計(jì)流程

下面對(duì)流程中的各個(gè)階段做個(gè)簡(jiǎn)要介紹。

1．系統(tǒng)定義

系統(tǒng)定義是集成電路設(shè)計(jì)的最初規(guī)劃，主要完成結(jié)構(gòu)和邏輯設(shè)計(jì)，在此階段設(shè)計(jì)人員需要考慮系統(tǒng)的宏觀功能。

系統(tǒng)定義階段，設(shè)計(jì)人員還對(duì)芯片預(yù)期的工藝、功耗、時(shí)脈頻率、工作溫度等性能指標(biāo)進(jìn)行規(guī)劃。

2．RTL(寄存器傳輸級(jí))設(shè)計(jì)

目前的集成電路設(shè)計(jì)常常在寄存器傳輸級(jí)上進(jìn)行，利用硬件描述語(yǔ)言來(lái)描述數(shù)字集成電路的信號(hào)儲(chǔ)存，以及信號(hào)在寄存器、存儲(chǔ)器、組合邏輯和總線等邏輯單元之間傳輸?shù)那闆r。在設(shè)計(jì)寄存器傳輸級(jí)代碼時(shí)，設(shè)計(jì)人員會(huì)將系統(tǒng)定義轉(zhuǎn)換為寄存器傳輸級(jí)的描述。

3．功能驗(yàn)證

功能驗(yàn)證是電子設(shè)計(jì)自動(dòng)化中驗(yàn)證數(shù)字電路是否與預(yù)定規(guī)范功能相符的一個(gè)驗(yàn)證過(guò)程，通常所說(shuō)的功能驗(yàn)證、功能仿真是指不考慮實(shí)際器件的延遲時(shí)間，只考慮邏輯功能的一個(gè)流程。功能驗(yàn)證的目標(biāo)是達(dá)到盡可能高的測(cè)試覆蓋率，被測(cè)試的內(nèi)容要盡可能覆蓋所有的語(yǔ)句、邏輯分支、條件、路徑、觸發(fā)、狀態(tài)機(jī)的狀態(tài)等，同時(shí)在某些階段還必須包括對(duì)時(shí)序的檢查。

設(shè)計(jì)人員完成寄存器傳輸級(jí)設(shè)計(jì)之后，會(huì)利用測(cè)試平臺(tái)、斷言等方式來(lái)進(jìn)行功能驗(yàn)證，檢驗(yàn)項(xiàng)目設(shè)計(jì)是否與之前的功能定義相符，如果有誤，則需要檢測(cè)之前設(shè)計(jì)文件中存在的漏洞。現(xiàn)代超大規(guī)模集成電路的整個(gè)設(shè)計(jì)過(guò)程中，驗(yàn)證所需的時(shí)間和精力越來(lái)越多，甚至都超過(guò)了寄存器傳輸級(jí)設(shè)計(jì)本身，人們?cè)O(shè)置并專門針對(duì)驗(yàn)證開發(fā)了新的工具和語(yǔ)言。

4．邏輯綜合(Logicsynthesis)

設(shè)計(jì)人員通常使用硬件描述語(yǔ)言來(lái)進(jìn)行電路的高級(jí)抽象(通常是數(shù)字電路寄存器傳輸級(jí)的數(shù)據(jù)、行為)描述數(shù)字電路的邏輯功能，這樣他們可以把更多精力投入功能方面的設(shè)計(jì)，而避免在一開始就研究可能極其復(fù)雜的電路連線。

然而，從電路的高級(jí)抽象描述到實(shí)際連線網(wǎng)表，并不是一項(xiàng)簡(jiǎn)單的工作。在以前，這需要設(shè)計(jì)人員完成邏輯函數(shù)的建立、簡(jiǎn)化、繪制邏輯門網(wǎng)表等諸多步驟。隨著電路的集成規(guī)模越來(lái)越大，人工進(jìn)行邏輯綜合變成了一項(xiàng)十分繁瑣的任務(wù)。

5．形式等效性驗(yàn)證

驗(yàn)證問(wèn)題往往是IC產(chǎn)品開發(fā)中最耗費(fèi)時(shí)間的過(guò)程之一，而且它需要相當(dāng)多的計(jì)算資源。開發(fā)一個(gè)帶有相應(yīng)的測(cè)試向量的測(cè)試平臺(tái)是很費(fèi)時(shí)的工作，它要求開發(fā)者必須對(duì)設(shè)計(jì)行為有很好、很深入的理解，而形式驗(yàn)證技術(shù)，簡(jiǎn)單地說(shuō)就是將兩個(gè)設(shè)計(jì)(或者說(shuō)一個(gè)設(shè)計(jì)的兩個(gè)不同階段的版本)進(jìn)行等效性比較的技術(shù)，由于能夠很有效地縮短為了解決關(guān)鍵的驗(yàn)證問(wèn)題所花費(fèi)的時(shí)間，正在逐漸地被更多的人接受和使用。形式等效性驗(yàn)證(formalequivalencechecking)就是在集成電路設(shè)計(jì)中，通過(guò)一些數(shù)學(xué)方法(如二元決策圖、布爾可滿足性問(wèn)題)，來(lái)對(duì)不同電路之間進(jìn)行形式驗(yàn)證，比較它們?cè)谛袨樯鲜欠竦刃А?/p>

6．時(shí)序分析

現(xiàn)代集成電路的時(shí)鐘頻率已經(jīng)到達(dá)了兆赫茲級(jí)別，而大量模塊內(nèi)、模塊之間的時(shí)序關(guān)系極其復(fù)雜。因此，除了需要驗(yàn)證電路的邏輯功能，還需要進(jìn)行時(shí)序分析，即對(duì)信號(hào)在傳輸路徑上的延遲進(jìn)行檢查，判斷其是否符合時(shí)序收斂要求。時(shí)序分析所需的邏輯門標(biāo)準(zhǔn)延遲格式信息可以由標(biāo)準(zhǔn)單元庫(kù)(或從用戶自己設(shè)計(jì)的單元提取的時(shí)序信息)提供。隨著電路特征尺寸不斷減小，互連線延遲在實(shí)際的總延時(shí)中所占的比例愈加顯著，因此在物理設(shè)計(jì)完成之后，把互連線的延遲納入考慮，才能夠精準(zhǔn)地進(jìn)行時(shí)序分析。

7．物理設(shè)計(jì)(Physicaldesign)

物理設(shè)計(jì)又稱為物理綜合，在邏輯綜合完成之后，利用器件制造公司提供的工藝信息，前面完成的設(shè)計(jì)將進(jìn)入布圖規(guī)劃、布局、布線階段，工程人員需要根據(jù)延遲、功耗、面積等方面的約束信息，合理設(shè)置物理設(shè)計(jì)工具的參數(shù)，不斷調(diào)試，以獲取最佳的配置，從而決定元件在晶圓上的物理位置。如果是全定制設(shè)計(jì)，工程師還需要精心繪制單元的集成電路版圖，調(diào)整晶體管尺寸，從而降低功耗、延時(shí)。

通常后端設(shè)計(jì)就是指物理設(shè)計(jì)，其主要任務(wù)如下：

(1)將綜合后的電路網(wǎng)表實(shí)現(xiàn)成版圖(自動(dòng)布局布線，AutoPlace&Route，APR)。

(2)證明所實(shí)現(xiàn)的版圖滿足時(shí)序要求，符合設(shè)計(jì)規(guī)則(DRC)、版圖與電路網(wǎng)表一致(LVS)。

(3)提取版圖的延時(shí)信息(RCExtract)，供前端做版圖后仿真。

圖2.3為詳細(xì)的物理設(shè)計(jì)流程，其中的關(guān)鍵步驟是布圖規(guī)劃、布局和布線。圖2.3物理設(shè)計(jì)流程

布圖規(guī)劃(Floorplan)：對(duì)于電路主要功能模塊在試驗(yàn)性布局中的圖形表示。

布局(Placement)：根據(jù)時(shí)序收斂要求，對(duì)單元的布局進(jìn)行優(yōu)化調(diào)整。

時(shí)鐘樹綜合(ClockTreeSynthesis)：形成全局或局部的時(shí)鐘分布網(wǎng)絡(luò)，保證時(shí)鐘的同步。

布線(Routing)：布線通常在布局完成之后進(jìn)行，布局已經(jīng)將各種電路組件安置在芯片上，布線則進(jìn)行這些組件之間的互連線配置。

靜態(tài)時(shí)序分析(StaticTimingAnalysis)：計(jì)算所有路徑上的延遲，看時(shí)序是否收斂。

寄生參數(shù)提取(ParasiticExtraction)：提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻、寄生電容，轉(zhuǎn)換延遲后供靜態(tài)時(shí)序分析和后仿真使用。

版圖后仿真(Post-layoutSimulation)：利用布局布線完成后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，以驗(yàn)證功能和時(shí)序的正確性。

ECO(EngineeringChangeOrder)：發(fā)現(xiàn)個(gè)別路徑有時(shí)序或邏輯錯(cuò)誤時(shí)，對(duì)設(shè)計(jì)進(jìn)行小范圍的修改。

8．物理驗(yàn)證(PhysicalVerification)

在制版流片以前，要經(jīng)過(guò)一系列的驗(yàn)證步驟，這些驗(yàn)證步驟一般統(tǒng)稱簽核(sign-off)。這是一個(gè)反復(fù)進(jìn)行的迭代過(guò)程。一般分為前端簽核(Front-endsign-off)和后端簽核(Back-endsign-off)。通常形式驗(yàn)證、壓降分析、信號(hào)完整性分析、靜態(tài)時(shí)序分析屬于前端簽核。而對(duì)版圖進(jìn)行設(shè)計(jì)規(guī)則檢查(DRC)和版圖電路網(wǎng)表一致性檢查(LVS)是后端簽核。

9．制版流片(Tapeout)

在物理設(shè)計(jì)最終階段，將設(shè)計(jì)轉(zhuǎn)化成工業(yè)界標(biāo)準(zhǔn)化的文件格式(如GDSII)，半導(dǎo)體制造工廠根據(jù)此文件制造出實(shí)際的物理電路。這個(gè)步驟不再屬于集成電路設(shè)計(jì)和計(jì)算機(jī)工程的范疇，而是直接進(jìn)入半導(dǎo)體制造工藝領(lǐng)域，關(guān)注的重心亦轉(zhuǎn)向具體的材料、器件制作。

2.2.2全定制設(shè)計(jì)流程

全定制設(shè)計(jì)流程又稱為從電路圖(Schematic)到GDSⅡ的設(shè)計(jì)流程，一般用于設(shè)計(jì)模擬集成電路和數(shù)/模混合集成電路，或者數(shù)字集成電路的標(biāo)準(zhǔn)單元的設(shè)計(jì)。

全定制集成電路設(shè)計(jì)詳細(xì)流程如圖2.4所示，大體上可分為電路設(shè)計(jì)、模擬仿真、版圖設(shè)計(jì)和版圖驗(yàn)證四個(gè)部分，一般講電路設(shè)計(jì)和模擬稱為前端設(shè)計(jì)，將版圖設(shè)計(jì)和驗(yàn)證稱為后端設(shè)計(jì)。圖2.4全定制集成電路設(shè)計(jì)流程

今日在市面上所能看到的許多SPICE同類軟件均是以SPICE2系列為基礎(chǔ)再加改進(jìn)而成的商業(yè)化產(chǎn)品。成功的商業(yè)版本主要有：

(1)?SPECTRE，由最初的SPICE作者之一KenKundert和JacobWhite開始最初的框架，現(xiàn)屬于Cadence公司，在SPICE的基礎(chǔ)上對(duì)算法進(jìn)行了改進(jìn)，使得計(jì)算的速度更快，收斂性能更好。

(2)?HSPICE，最初由MetaSoftware公司開發(fā)，現(xiàn)屬于Synopsys公司。作為業(yè)界標(biāo)準(zhǔn)的電路仿真工具，它所支持的器件模型更廣泛。

(3)?Eldo，最初由Anacad公司開發(fā)，現(xiàn)屬于MentorGraphics公司。

(4)?Silvaco公司的提供的SmartSpice，用于設(shè)計(jì)復(fù)雜的高精度模擬電路、模擬混合信號(hào)電路、分析關(guān)鍵網(wǎng)路，特性表征單元庫(kù)等等。SmartSpice兼容于流行的模擬設(shè)計(jì)流程和各種器件模型。

CDF(ComponentDescriptionFormat，組件描述格式)和Callback：器件的屬性描述文件，定義了器件類型、器件名稱、器件參數(shù)及參數(shù)調(diào)用關(guān)系函數(shù)集Callback、器件模型、器件的各種視圖格式等；

參數(shù)化單元(ParameterizedCell，Pcell)：它由Cadence的SKILL語(yǔ)言編寫，其對(duì)應(yīng)的版圖通過(guò)了DRC和LVS驗(yàn)證，方便設(shè)計(jì)人員進(jìn)行SchematicDrivenLayout(原理圖驅(qū)動(dòng)的版圖)設(shè)計(jì)流程；

技術(shù)文件(TechnologyFile)：用于版圖設(shè)計(jì)和驗(yàn)證的工藝文件，包含GDSII的設(shè)計(jì)數(shù)據(jù)層和工藝層的映射關(guān)系定義、設(shè)計(jì)數(shù)據(jù)層的屬性定義、在線設(shè)計(jì)規(guī)則、電氣規(guī)則、顯示色彩定義和圖形格式定義等；

規(guī)則文件(RuleDecks)：DRC/LVS/PEX所用到規(guī)則文件。

在開發(fā)PDK的演進(jìn)中，有些事情在慢慢變化：

一是Virtuoso不再是這個(gè)領(lǐng)域唯一的玩家，所有主要的EDA廠商都紛紛給出了自己的解決方案，但沒(méi)有一家EDA工具能讀寫Virtuoso的PDK。Virtuoso的PDK是采用Cadence的SKILL語(yǔ)言開發(fā)的，目前沒(méi)有將其公開化。

二是設(shè)計(jì)規(guī)則變得如此復(fù)雜，以至于開發(fā)一套特定工藝的PDK花費(fèi)巨大。相應(yīng)的開發(fā)針對(duì)不同版圖編輯器的PDK更是需要很多的經(jīng)驗(yàn)，但此項(xiàng)工作又不能給代工廠或用戶帶來(lái)實(shí)際的利益。

由于Cadence不愿意公開他的PDK，iPDK作為一個(gè)PDK標(biāo)準(zhǔn)漸漸走入人們的視線。這是由IPL(InteroperablePDKLibrariesAlliance)組織發(fā)起，聯(lián)合TSMC，采用Ciranova的PyCell(基于Python而非SKILL語(yǔ)言)開發(fā)出的一套新PDK標(biāo)準(zhǔn)，目前被各大EDA廠商的版圖編輯器所支持。盡管Virtuoso沒(méi)在官方表態(tài)，實(shí)際上也在偷偷地支持這一標(biāo)準(zhǔn)。

2.3主要的EDA廠商及其產(chǎn)品介紹

2.3.1Cadence公司主要產(chǎn)品Cadence公司的主要產(chǎn)品有：邏輯仿真NC-Verilog，綜合工具BuildGates，PKS物理綜合工具，自動(dòng)布局布線工具SOCEncounter，全定制集成電路版圖設(shè)計(jì)平臺(tái)Virtuoso，版圖驗(yàn)證工具Assura等數(shù)十個(gè)IC設(shè)計(jì)工具，另外還有PCB和系統(tǒng)設(shè)計(jì)工具SPB。

1．Spectre

Spectre是美國(guó)Cadence公司開發(fā)的用于模擬集成電路、混合信號(hào)電路設(shè)計(jì)和仿真的EDA軟件，功能強(qiáng)大，仿真功能多樣，包含有直流仿真(DCAnalysis)、瞬態(tài)仿真(TransientAnalysis)、交流小信號(hào)仿真(ACAnalysis)、零極點(diǎn)分析(PZAnalysis)、噪聲分析(NoiseAnalysis)、周期穩(wěn)定性分析(PeriodicSteady-stateAnalysis)和蒙特卡羅分析(MentoCarloAnalysis)等，并可對(duì)設(shè)計(jì)仿真結(jié)果進(jìn)行成品率分析和優(yōu)化，大大提高了復(fù)雜集成電路的設(shè)計(jì)效率。尤其是其具有圖形界面的電路圖輸入方式，使其成為目前最為常用的CMOS模擬集成電路設(shè)計(jì)工具。

2．VirtuosoLayoutEditor

作為Cadence公司在物理版圖工具方面的重要產(chǎn)品，VirtuosoLayoutEditor是目前應(yīng)用最為廣泛的版圖實(shí)現(xiàn)工具。它與各大晶圓廠商合作，可以識(shí)別不同的工藝層信息，支持定制專用集成電路、單元與模塊級(jí)數(shù)字、混合信號(hào)與模擬設(shè)計(jì)。并采用Cadence公司的空間型布線技術(shù)，與其他軟件組件配合，快速而精確地完成版圖設(shè)計(jì)工作。

VirtuosoLayoutEditor主要具有以下幾方面特點(diǎn)：

(1)在器件、單元及模塊級(jí)加快定制的模擬集成電路設(shè)計(jì)版圖布局。

(2)支持約束與電路原理圖驅(qū)動(dòng)的物理版圖實(shí)現(xiàn)。

(3)在設(shè)計(jì)者提交原理圖或者需要對(duì)標(biāo)準(zhǔn)單元進(jìn)行評(píng)估、改動(dòng)等活動(dòng)時(shí)，快速標(biāo)準(zhǔn)單元功能可以將布局性能提高10倍。

(4)提供高級(jí)節(jié)點(diǎn)工藝與設(shè)計(jì)規(guī)則的約束驅(qū)動(dòng)執(zhí)行。

3．Assura

Assura可以看做是Spectre中自帶版圖物理驗(yàn)證工具Diva的升級(jí)版，通過(guò)設(shè)定一組規(guī)則文件，支持較大規(guī)模電路的版圖物理驗(yàn)證、交互式和批處理模式。但在進(jìn)行驗(yàn)證前，設(shè)計(jì)者需要手動(dòng)導(dǎo)出電路圖和版圖的網(wǎng)表文件。新版本的Assura環(huán)境可以在同一界面中打開電路圖和版圖界面，極大地方便了設(shè)計(jì)者定位、修改版圖中的DRC和LVS錯(cuò)誤。參數(shù)反提支持Spectre、Hspice和Eldo環(huán)境中的網(wǎng)表格式，由設(shè)計(jì)者自行選擇仿真工具進(jìn)行仿真。

4．NC-Verilog

NC-Verilog是Cadence公司原RTL級(jí)功能仿真工具Verilog-XL的升級(jí)版。相比于后者NC-Verilog的仿真速度、處理龐大設(shè)計(jì)能力以及存儲(chǔ)容量都大為增加。NC-Verilog在編譯時(shí)，首先將Verilog代碼轉(zhuǎn)換為C程序，再將C程序編譯到仿真器。它兼容了Verilog-2001的大部分標(biāo)準(zhǔn)，并且得到Cadence公司的不斷更新。目前在64位操作系統(tǒng)中，NC-Verilog可以支持超過(guò)1億門的芯片設(shè)計(jì)。

5．SoCEncounter

嚴(yán)格地說(shuō)，SoCEncounter不僅僅是一個(gè)版圖布局布線工具，它還集成了一部分邏輯綜合和靜態(tài)時(shí)序分析的功能。作為布局布線工具，SoCEncounter在支持28nm先進(jìn)工藝的同時(shí)，還支持1億門晶體管的全芯片設(shè)計(jì)。在低功耗設(shè)計(jì)中，往往需要大量門控時(shí)鐘以及動(dòng)態(tài)電壓、頻率調(diào)整所產(chǎn)生的多電壓域，SoCEncounter可以在設(shè)計(jì)過(guò)程中自動(dòng)劃分電壓域，并插入電壓調(diào)整器來(lái)平衡各個(gè)電壓值，同時(shí)對(duì)時(shí)鐘樹綜合、布局、布線等流程進(jìn)行優(yōu)化。

2.3.2Synopsys公司主要產(chǎn)品

Synopsys公司為復(fù)雜集成電路(IC)、系統(tǒng)芯片(SoC)、電子系統(tǒng)和FPGA提供全線的EDA工具、設(shè)計(jì)技術(shù)和解決方案。它在前端(front-end)的解決方案最為優(yōu)秀。2002年6月購(gòu)并Avam!之后，將業(yè)界認(rèn)同的前端工具和后端工具結(jié)合在一起，為客戶提供一個(gè)完整的解決方案。從系統(tǒng)級(jí)設(shè)計(jì)和驗(yàn)證，到RTL代碼，再到布局布線，直至GDSII網(wǎng)表的逐步細(xì)化、收斂的設(shè)計(jì)流程。

Synopsys公司的主要產(chǎn)品有功能驗(yàn)證VCS、綜合DesignCompiler、靜態(tài)時(shí)序分析PrimeTime、半定制版圖設(shè)計(jì)ASTRO/ICC、全定制版圖設(shè)計(jì)Laker、模擬仿真HSpice/NanoSim。

與Cadence的產(chǎn)品相比，Synopsys的綜合工具具有很大的優(yōu)勢(shì)，但Synopsys的產(chǎn)品不含PCB工具。

1．Hspice

Hspice是原Meta-Software(現(xiàn)屬于Synopsys公司)研發(fā)的模擬及混合信號(hào)集成電路設(shè)計(jì)工具。與Cadence公司的Spectre圖形界面輸入不同，Hspice通過(guò)讀取電路網(wǎng)表以及電路控制語(yǔ)句的方式進(jìn)行仿真，是目前公認(rèn)仿真精度最高的模擬集成電路設(shè)計(jì)工具。

與Spectre類似，Hspice也包含有直流仿真、瞬態(tài)仿真、交流小信號(hào)仿真、零極點(diǎn)分析、噪聲分析、傅里葉分析、最壞情況分析和蒙特卡羅分析等功能。

2．Laker

Laker是原臺(tái)灣SprintSoft公司開發(fā)的新一代版圖編輯工具，在2012年被Synopsys公司收購(gòu)，如今成為了Synopsys旗下的EDA版圖工具。相比傳統(tǒng)的Virtuoso版圖工具，Laker最大的亮點(diǎn)在于創(chuàng)造性的引入電路圖驅(qū)動(dòng)版圖技術(shù)(SchematicDrivenLayout)，即實(shí)現(xiàn)了與印刷電路板EDA工具類似的電路圖轉(zhuǎn)換版圖功能。設(shè)計(jì)者可以通過(guò)電路圖直接導(dǎo)入，形成版圖，并得到器件之間互連的預(yù)拉線，大幅度減少了人為版圖連線造成的錯(cuò)誤，提高了版圖編輯效率。

此外，Laker還具有以下幾個(gè)特點(diǎn)：

(1)電路圖窗口和版圖窗口同時(shí)顯示，方便設(shè)計(jì)者實(shí)時(shí)查看器件和連接關(guān)系。

(2)自動(dòng)版圖布局模式，將電路圖中的器件快速布置到較為合適的位置。

(3)實(shí)時(shí)的電氣規(guī)則檢查、高亮正在操作的版圖元件，避免了常見的短路和斷路錯(cuò)誤。

3.?VCS(VerilogCompiledSimulator)

VCS是Synopsys公司的編譯型Verilog模擬器，它完全支持OVI標(biāo)準(zhǔn)的VerilogHDL語(yǔ)言。VCS具有較高的仿真性能，內(nèi)存管理能力可以支持千萬(wàn)門級(jí)的ASIC設(shè)計(jì)，而其模擬精度也完全滿足深亞微米專用集成電路的設(shè)計(jì)要求。VCS具有高性能、大規(guī)模和高精度的特點(diǎn)，適用于從行為級(jí)、RTL到流片等各個(gè)設(shè)計(jì)階段。

4．DC(DesignCompiler)

Synopsys公司的DC目前得到全球60多個(gè)半導(dǎo)體廠商、380多個(gè)工藝庫(kù)的支持，占據(jù)了近91%的市場(chǎng)份額。DC是十多年來(lái)工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品。它根據(jù)設(shè)計(jì)描述和約束條件，并針對(duì)特定的工藝庫(kù)自動(dòng)綜合出一個(gè)優(yōu)化的門級(jí)電路。它可以接受多種輸入格式，如硬件描述語(yǔ)言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告，在縮短設(shè)計(jì)時(shí)間的同時(shí)提高設(shè)計(jì)性能。

5．PT(PrimeTime)

PrimeTime是針對(duì)復(fù)雜、百萬(wàn)門芯片進(jìn)行全芯片、門級(jí)靜態(tài)時(shí)序分析的工具。PrimeTime可以集成于邏輯綜合和物理綜合的流程，讓設(shè)計(jì)者分析并解決復(fù)雜的時(shí)序問(wèn)題，并提高時(shí)序收斂的速度。PrimeTime是眾多半導(dǎo)體廠商認(rèn)可的、業(yè)界標(biāo)準(zhǔn)的靜態(tài)時(shí)序分析工具。Galaxy設(shè)計(jì)平臺(tái)中的時(shí)序驗(yàn)證核心工具——PrimeTime?的最新版本憑借其靜態(tài)時(shí)序分析能力和對(duì)數(shù)百萬(wàn)門設(shè)計(jì)進(jìn)行認(rèn)可的能力，成為新的時(shí)序工具標(biāo)準(zhǔn)。新版的PrimeTime還包括了PrimeTimeSI、PrimeTimeADV和PrimeTimePX組件，分別對(duì)信號(hào)完整性、片上變量變化以及門級(jí)功耗進(jìn)行分析，極大的加速了設(shè)計(jì)者的流片過(guò)程。

6．ICCompiler

ICCompiler是Synopsys公司開發(fā)的新一代布局布線工具(用于替