《EDA技術案例教程》課件-第1章

第1章緒論1.1什么是EDA技術 1.2為什么要用硬件描述語言1.3可編程邏輯器件的結構與原理1.4IP核 1.5JTAG邊界掃描測試技術 1.6習題

1.1

什么是EDA技術

EDA技術就是以計算機為工具，在EDA軟件平臺上用硬件描述語言進行電路設計，然后由計算機自動地完成邏輯編譯、綜合、分割、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和配置下載等工作。

EDA技術融合了電子技術、計算機技術、信息技術和智能化技術的最新成果，極大地提高了電子電路設計的效率和可操作性，減輕了設計人員的工作強度。這類軟件目前已有很多種，其主要功能是輔助進行三方面的設計工作：芯片設計、電子電路設計、PCB設計。沒有EDA技術的支持，想要完成上述超大規模集成電路的設計制造是不可想象的。反過來，生產制造技術的不斷進步又必將對EDA技術提出新的要求。回顧EDA技術的發展歷程，可將電子設計技術分為三個階段。

EDA代表了當今電子設計技術的最新發展方向，它的基本特征是使用硬件描述語言(HardwareDescriptionLanguage，HDL)進行電子設計。設計人員按照“自頂向下”(Top-Down)的設計方法，首先對整個系統進行方案設計和功能劃分，然后采用硬件描述語言對系統的功能進行描述，并對系統的行為進行仿真和驗證，再通過綜合優化工具生成門級網表(表示低層電路連接方式的文件)，最后在可編程邏輯器件或專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)芯片上完成物理實現。這樣的設計方法稱為高層次的電子設計方法。

電子設計大致可分為物理級設計、電路級設計和系統級設計三個層次。

電路級設計工作流程如圖1-1所示。電子工程師接受系統設計任務后，首先確定設計方案，同時要選擇能實現該方案的合適元件，然后根據具體的元件設計電路原理圖。接著進行第一次仿真，包括數字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態分析。系統在進行仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調試中的信號源和示波器。這一次仿真主要是檢驗設計方案在功能方面的正確性。

圖1-1電路級設計工作流程

仿真通過后，根據原理圖產生的電氣連接網絡表進行PCB的自動布局布線。在制作PCB之前還可以進行后分析，包括熱分析、噪聲及串擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結果參數反標回電路圖，進行第二次仿真，也稱為后仿真。這一次仿真主要是檢驗PCB在實際工作環境中的可行性。

由此可見，電路級的設計技術使電子工程師在實際的電子系統產生前，就可以全面地了解系統的功能特性和物理特性，從而將開發風險消滅在設計階段，縮短了開發時間，降低了開發成本。

進入20世紀90年代以來，電子信息類產品的開發明顯出現兩個特點：

一是產品的復雜程度加深；

二是產品的上市時限緊迫。然而電路級設計本質上是基于門級描述的單層次設計，設計的所有工作(包括設計輸入、仿真和分析、設計修改等)都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，而EDA技術則引入了一種高層次的電子設計方法，也稱為系統級的設計方法。

高層次設計是一種“概念驅動式”設計，設計人員無需通過門級原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節的束縛，設計人員可以把精力集中于創造性的方案與概念構思上，一旦這些概念構思以高層次描述的形式輸入計算機，EDA系統就能以規則驅動的方式自動完成整個設計。這樣，新的概念得以迅速有效地成為產品，大大縮短了產品的研制周期。不僅如此，高層次設計只是定義系統的行為特性，可以不涉及實現工藝，在廠家綜合庫的支持下，利用綜合優化工具可以將高層次描述轉換成針對某種工藝優化的網表，使工藝轉化變得輕松容易。具體的系統級設計工作流程如圖1-2所示。

圖1-2系統級設計工作流程

高層次設計步驟如下：

第一步：確定設計方案。

按照“自頂向下”的設計方法進行系統規劃。

第二步：設計輸入。

輸入HDL代碼，這是高層次設計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式(原理圖、狀態圖、波形圖等)，此方式具有直觀、容易理解的優點。

第三步：源代碼仿真。

對于大型設計，還要進行代碼級的功能仿真，主要是檢驗系統功能設計的正確性，因為對于大型設計，綜合、適配要花費數小時，在綜合前對源代碼仿真，就可以大大減少設計重復的次數和時間。

第四步：綜合(Synthesize)。

利用綜合器對HDL源代碼進行綜合優化處理，生成門級描述的網表文件，這是將高層次的語言描述轉化為硬件電路的關鍵步驟。綜合優化是針對ASIC芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。綜合后，可利用產生的網表文件進行適配前的仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。

第五步：適配(Fit)。

利用適配器將綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化、布局布線。適配完成后，產生多項設計結果：①適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；②適配后的仿真模型；③器件編程文件。根據適配后的仿真模型，可以進行適配后的時序仿真，因為已經得到器件的實際硬件特性(如時延特性)及結構細節，所以仿真結果能比較精確地預測未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改HDL源代碼或選擇不同速度品質的器件，直至滿足設計要求。

第六步：器件編程(Program)或配置(Configure)。

器件編程或配置即設計的實現。將適配器產生的器件編程文件通過編程器或下載電纜載入到目標芯片FPGA或CPLD中，即對FPGA或CPLD芯片進行編程或配置，使它們實現設計的功能。通常將對CPLD的下載稱為編程，對FPGA的下載稱為配置。如果是大批量產品開發，通過更換相應的廠家綜合庫，可以很容易轉由ASIC形式來實現。

此外，各大半導體器件生產商也推出了一些EDA軟件，如Lattice公司的ispDesignExpert、Altera公司的QuartusⅡ、Xilinx公司的Fundation等。這類軟件除了可以進行電路設計和仿真外，還可以直接對相應的器件進行編程和配置，在實際中得到了廣泛的應用。

1.2 為什么要用硬件描述語言

隨著電子技術的發展，電子電路的設計變得越來越復雜，使用硬件描述語言進行電子電路的設計已成為一種趨勢。所謂硬件描述語言，就是可以描述硬件電路功能、信號連接關系以及延時關系的語言。與電路原理圖比較，硬件描述語言能更有效地表示硬件電路的特性。利用硬件描述語言來表示邏輯部件及系統硬件的功能和行為，是EDA設計方法的一個重要特征。

下面通過一個簡單的例子來初步了解使用硬件描述語言進行電路設計的優勢。假設要設計一個一位半加器，輸入是A和B，輸出是S0和C0，其中S0是和，C0是進位。根據加法器的功能，可以列出如表1-1所示的真值表。

按照傳統的設計方法，我們首先要畫出電路原理圖，這需要具備一定的專業知識和經驗才能完成。根據真值表，可以列出一位半加器的邏輯表達式為

C0=A·B

根據邏輯表達式可以得出如圖1-3所示的電路原理圖。

圖1-3一位半加器原理圖

然后要選擇標準集成電路元件，如與門選用74LS08、異或門選用74LS86等，再根據電路原理圖設計出印制電路板圖，最后對電路進行組裝與調試。

可見，傳統的設計方法要求設計人員具有豐富的硬件知識，當電路比較復雜時，設計、調試、修改都將變得十分困難，這顯然不符合現代電子技術高速發展的需要。

使用硬件描述語言進行設計時，加法器的功能只需要一條語句，比如A

+

B

=

C，即可實現，設計者不必了解具體的硬件結構，設計完成后，可以在計算機上進行仿真和驗證，以保證設計的正確性。另外，硬件描述語言是文檔型語言，便于保存和管理，且又是標準化的語言，開發工具也是規范化的，因此設計成果是通用的、可移植的，從而可以大大提高設計效率，縮短設計周期，降低設計成本。

VHDL是VeryhighspeedintegratedcircuitHardwareDescriptionLanguage(超高速集成電路硬件描述語言)的簡稱，誕生于1982年。1987年底，VHDL被IEEE(InstituteofElectricalandElectronicEngineer，電氣和電子工程師協會)和美國國防部確認為標準硬件描述語言。

VHDL主要用于描述數字系統的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是非常類似于一般的計算機高級語言的。VHDL的程序結構特點是將一項工程設計，或稱設計實體(可以是一個元件、一個電路模塊或一個系統)分成外部(或稱可視部分，即端口)和內部(或稱不可視部分)，即涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部端口后，一旦其內部開發完成，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。

在應用VHDL描述數字系統時，采用Entity-Architecture(實體-結構體)結構。Entity描述數字系統的輸入輸出接口，同時Architecture中定義一些全局信號、變量、常量以及其他電路(程序模塊或邏輯圖模塊)之間必要連接的拓撲結構。但Entity并不對電路的功能做任何的描述，可將其看成一個“黑盒子”。很明顯，VHDL遵循EDA解決方案中自頂向下的設計原則，并能夠保持良好的接口兼容性。Entity和Architecture總是成對出現，它們是VHDL描述電路時的主要結構。

從整個利用VHDL設計數字邏輯硬件系統上可以看到，VHDL具有很多方面的優點。

首先，VHDL可以用來描述邏輯設計的結構，比如邏輯設計中有多少個子邏輯，而這些子邏輯是如何連接的。除此之外，VHDL并不十分關心一個具體邏輯是靠何種電路實現的，設計者可以把精力集中到電路所實現的功能上。VHDL采用類似高級語言的語句格式完成對硬件行為的描述，這就是為什么稱VHDL為行為描述語言的原因。VHDL所給出的邏輯的模擬與調試為設計者提供了最大的空間，用戶甚至不必編寫任何測試向量便可以進行源代碼級的調試。

設計者可以非常方便地比較各種方案的可行性和優劣，從而大大地降低了設計的難度。VHDL描述能力強，覆蓋了邏輯設計的諸多領域和層次，并支持眾多的硬件模型。設計者的原始描述是非常簡練的硬件描述，經過EDA工具處理最終生成付諸生產的電路描述或版圖參數描述的工藝文件。VHDL具有良好的可讀性，而且它所包含的設計實體(DesignEntity)、程序包(Package)、設計庫(Library)為設計人員重復利用別人的設計成果提供了技術手段。

邏輯功能仿真即Pre-RouteSimulation，是在適配下載前的功能模擬，它僅僅驗證邏輯的正確性。在早期的EDA解決方案中，一般采用編寫向量或加激勵波形的方法來描述，但這只能對邏輯的輸出信號進行模擬，而對于一些重要的內部信號則無能為力。采用VHDL后可以借助HDLSynthesis生成的VHDL格式的內部網單，使用一些特殊的調試器，對VHDL源程序進行類似于高級語言調試的單步跟蹤調試。這樣，不僅可以觀察重要的內部信號，而且可以清楚看到程序執行的流程。

接下來就是適配Fitter(Place&Route)，這里要用各個芯片廠商提供的編譯器(TargetCompiler)來生成配置文件，用于下載(Download)和邏輯編程。在生成了JEDEC格式文件后，一般還要經過時序模擬(TimingSimulation)，即對電路的工作頻率、工作延時做一定的模擬，雖然這仍會與實際情況有一定的誤差，但這一步模擬是必需的。

另一方面必須注意，硬件描述語言雖然在形式上和一般的軟件編程語言很相似，但本質上是完全不同的。我們知道，普通的軟件語言是在CPU的控制下按時鐘的節拍逐條順序運行的，而硬件描述語言最終是在目標芯片中轉換成具體的硬件電路的。

硬件描述語言(HDL)和傳統的原理圖設計方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖設計的可控性好，效率高，比較直觀，但設計大規模電路時顯得比較困難。在真正的電子設計中，通常建議采用原理圖和HDL相結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規定。在最短的時間內，用自己最熟悉的工具設計出高效、穩定、符合設計要求的電路才是我們的最終目的。

硬件電路和軟件相比有許多優勢，最突出的是高速和高可靠性。硬件電路的延遲時間可以達到納秒級，且電路中的各個部分是可以并行(同時)工作的，這顯然比軟件的運行方式快得多。只要設計得當，硬件電路的可靠性也比軟件好得多，不會出現軟件運行時可能出現的程序跑飛或陷入非法循環等問題。事實上，在超高速應用領域和對實時性要求很高的情況下，用軟件來實現往往是不可能的。此外，隨著大規模集成電路技術的發展，現在已可以將整個系統制造在一個芯片中，實現所謂的單片系統SOC(SystemOnaChip)，這不僅縮小了系統的體積，也大大提高了系統工作的可靠性。

1.3 可編程邏輯器件的結構與原理

1.3.1CPLD的結構和原理由邏輯代數可知，任何一種邏輯關系都可以用與或表達式來表示，即表示為若干個乘積項(與項)相或的形式。CPLD正是利用這一結論，通過與或陣列和存儲元件(觸發器)來實現各種邏輯電路功能的。因此，CPLD也稱為基于乘積項(Product-Term)的PLD。

如圖1-4所示，這種PLD可分為三塊結構：邏輯陣列塊(LAB)、可編程連線陣列(PIA)和I/O控制塊。每個邏輯陣列塊由16個宏單元(Macrocell)組成(因為宏單元較多，故圖中沒有一一畫出)。宏單元是PLD的基本結構，由它來實現基本的邏輯功能。可編程連線陣列負責各個LAB之間的連接，所有專用輸入、I/O引腳和宏單元的輸出都送到PIA，PIA可以把這些信號傳送到器件內的各個地方。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設定I/O引腳為輸入、輸出或雙向工作方式，也可設定為三態輸出、漏極開路輸出等。

圖1-4基于乘積項的PLD內部結構

圖1-4左上角所示的INPUT/GCLK1、INPUT/GCLRn、INPUT/OE1、INPUT/OE2分別是全局時鐘、清零和輸出使能信號，這幾個信號由專用連線與PLD中的每個宏單元相連，信號到每個宏單元的延時相同并且延時最短。宏單元的具體結構如圖1-5所示。

圖1-5宏單元結構

圖1-5中左側所示的乘積項邏輯陣列就是一個與或陣列，它可以給每個宏單元提供5個乘積項，乘積項選擇矩陣用于把這些乘積項分配到后面的或門和異或門，以實現組合邏輯。每個乘積項可以反相后回送到邏輯陣列，這些可共享的乘積項能夠連到同一個LAB中的任何一個乘積項的輸入上。EDA軟件可以自動優化乘積項的分配。圖1-5右側所示的是一個可編程D觸發器，它的時鐘、清零信號都可以通過編程來選擇，可以使用專用的全局清零和全局時鐘，也可以使用內部邏輯(乘積項邏輯陣列)產生的時鐘和清零。如果不需要觸發器，也可以將此觸發器旁路，信號直接輸給PIA或輸出到I/O引腳。

下面以一個簡單的電路為例，具體說明CPLD是如何利用以上結構實現邏輯功能的。我們仍以上面提到的一位半加器為例，輸入是A和B，輸出是S0和C0，其中S0是和，C0是進位。

根據真值表(見表1-1)，可以寫出一位半加器的與或表達式：

C0=A?B

圖1-6所示為陣列中連接關系的表示方法。十字交叉線表示兩根線未連接；交點上打黑點表示兩根線是固定連接，即PLD出廠時已連接；交點上打叉表示該點可編程，即連接與否可通過用戶編程來改變。

圖1-6與或陣列線連接表示法

圖1-7所示為多輸入與門、或門的簡化畫法，通過編程，可以在陣列的多個輸入中選擇任一組或全部輸入與門和或門。

圖1-7

PLD中與或陣列的表示法

圖1-8所示為一個簡化的與或陣列，由4個與陣列和2個或陣列組成。兩個輸入信號(A、B)經過緩沖互補輸出進入與陣列，每個與陣列輸出一個乘積項，與陣列的輸出進入或陣列，最終結果從或陣列輸出。圖1-8顯示了一位半加器在與或陣列中的實現方式，圖中的連接點是由EDA工具軟件根據設計文件自動生成的。讀者可自行寫出S0、C0的輸出表達式。

圖1-8在與或陣列中實現半加器

1.3.2FPGA的結構和原理

FPGA采用查找表結構。查找表(Look-Up-Table，LUT)本質上就是一個RAM。目前，FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16×1位的RAM。當用戶通過原理圖或HDL描述了一個邏輯電路以后，EDA工具軟件就會自動計算邏輯電路所有可能的結果，并把結果事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可。表1-2所示為一個用查找表實現邏輯電路功能的例子。

下面以Altera公司的FLEX/ACEX系列為例，介紹一下FPGA的內部結構。

如圖1-9所示，FPGA的內部結構主要包括邏輯陣列塊(LAB)、I/O單元(IOE)和可編程行/列連線。LAB按行和列排成一個矩陣，每一行中還放置了一個嵌入式陣列塊(EAB)(圖中未表示)。

嵌入式陣列塊(EAB)是一種輸入輸出端帶有寄存器的非常靈活的RAM，它既可以配置為存儲器使用，也可以實現邏輯功能。

圖1-9

FPGA的內部結構

在FLEX/ACEX中，一個LAB包括8個邏輯單元(LE)，每個LE包括一個LUT、一個觸發器和相關的控制邏輯。LE是FPGA實現邏輯功能的最基本結構，如圖1-10所示。

圖1-10邏輯單元(LE)內部結構

圖1-10中所示的進位鏈提供了LE之間非常快的向前進位功能。利用進位鏈能實現高速計數和任意位數的加法；利用級連鏈，可以實現輸入量很多的邏輯函數，相鄰的LE并行地計算函數的各個部分，然后用級連鏈把中間結果串連起來。

快速通道是一系列水平和垂直的連續式布線通道，采用這種布線結構，即使對于復雜的設計也可預測其性能。IOE由一個雙向I/O緩沖器和一個輸入輸出寄存器組成。I/O緩沖器可設定電壓擺率(SlewRate)，配置成低噪聲或高速模式，而且每個引腳還可設置為集電極開路輸出方式。

綜上所述，可編程邏輯器件的兩種主要類型是現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。在這兩類可編程邏輯器件中，FPGA提供了更高的邏輯密度、更豐富的特性和更高的性能。進入21世紀以來，可編程邏輯器件取得了巨大的技術進步，現在最新的FPGA器件提供的“邏輯門”(相對邏輯密度)已達千萬門以上，被廣泛應用于從數據處理與存儲到儀器儀表、電信和數字信號處理等各個領域，已成為數字系統解決方案的當然之選。

IP核有三種不同的形式：HDL語言形式、網表形式、版圖形式，分別對應于通常所說的三類IP核：軟核、固核和硬核。這種分類主要依據產品交付的方式，而這三種IP核的實現方法也各具特色(見圖1-11)。

1.4 IP核

圖1-11知識產權核

軟核(SoftCore)是用VHDL等硬件描述語言描述的功能塊，通常與工藝無關，具有寄存器傳輸級硬件描述語言描述的設計代碼，但是并不涉及用什么具體器件實現這些功能。由于不涉及物理實現，因此軟核為后續設計留有很大的發揮空間，增加了靈活性和適應性，但性能上也不可能獲得全面的優化。軟核通過邏輯綜合、時序仿真等過程就形成了固核(FirmCore)。固核指定了制造工藝，通常以門級網表的形式呈現。硬核(HardCore)則是設計階段的最終產品，對應于特定的工藝形式、物理實現方式，并對功秏、尺寸和性能進行了優化，通常以完成布局布線的網表、特定工藝庫或全定制物理版圖形式呈現。

1.5 JTAG邊界掃描測試技術

邊界掃描的基本思想是在芯片的輸入輸出引腳旁增加一個移位寄存單元，用于對芯片進行檢測和控制。JTAG標準定義了一個串行移位寄存器，寄存器的每個單元分配給芯片的各個引腳，由于它們分布于芯片四周，故稱為邊界掃描單元(Boundary-ScanCell，BSC)。BSC在芯片內部串聯在一起，構成一個串行移位寄存器，稱為邊界掃描寄存器(Boundary-ScanRegister，BSR)。

當芯片處于測試狀態時，邊界掃描寄存器被JTAG測試激活，通過邊界掃描單元和一些附加的邏輯控制，就可以實現對芯片內部的檢測和控制。在平時狀態下，邊界掃描寄存器對芯片來說是透明的，對芯片的正常運行沒有任何影響(見圖1-12)。圖1-12

JTAG測試示意圖

JTAG測試允許多個器件通過JTAG接口串聯在一起，形成一個JTAG鏈，能實現對各個器件的分別測試以及對器件之間的連接的測試。

JTAG邊界掃描測試是一種國際標準測試協議(IEEE1149.1—1990)，主要用于芯片內部測試及對系統進行仿真、調試。JTAG測試是一種嵌入式調試技術，它在芯片內部加入了專門的測試電路TAP(TestAccessPort，測試訪問端口)，JTAG測試信號通過TAP控制邊界掃描寄存器的工作，對器件內部節點進行掃描測試。如今，大多數的復雜器件都支持JTAG協議，如FPGA/CPLD器件、微處理器、DSP等。

標準的JTAG接口有4線和5線之分：TMS、TCK、TDI、TDO，分別為測試模式選擇、測試時鐘、測試數據輸入和測試數據輸出(見表1-3)，支持JTAG協議的器件都有這些引腳；而TRST(測試復位輸入)在IEEE1149.1標準里是可選的，并不是強制要求的。

JTAG接口還可用于對器件進行編程和配置，實現在系統編程(In-SystemProgrammer，ISP)。傳統生產流程中，要先對芯片進行編程和配置，然后再將其安裝到印制電路板上；而采用ISP方式則可以先將芯片安裝到電路板上，再通過JTAG接口進行編程，從而簡化了工藝流程，大大加快了工程進度。

1.6習題

一、名詞解釋

1.

EDA2.

HDL3.

IEEE4.

PLD5.