2025年CPU設(shè)計真題專項訓(xùn)練卷

2025年CPU設(shè)計真題專項訓(xùn)練卷考試時間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分）1.下列哪一項不屬于CPU的主要功能？A.指令控制B.操作控制C.時間控制D.數(shù)據(jù)存儲2.RISC指令集架構(gòu)的主要特點(diǎn)不包括？A.指令格式規(guī)整B.指令執(zhí)行時間固定C.指令種類繁多D.大部分指令可單周期執(zhí)行3.在典型的CPUdatapath中，下列哪個部件通常用于暫存從主存讀取的數(shù)據(jù)？A.程序計數(shù)器（PC）B.累加器（Acc）C.數(shù)據(jù)寄存器（DR）D.地址寄存器（AR）4.硬布線控制器和微程序控制器相比，其主要缺點(diǎn)是？A.控制信號產(chǎn)生邏輯復(fù)雜B.控制器本身需要占用較大的片外存儲器C.不支持指令集的擴(kuò)展D.響應(yīng)速度相對較慢5.下列哪種尋址方式中，指令中直接給出操作數(shù)的地址？A.立即尋址B.直接尋址C.寄存器尋址D.間接尋址6.一個單周期CPU執(zhí)行一條R型指令（假設(shè)需要訪問內(nèi)存兩次），其執(zhí)行時間大約是時鐘周期的？A.1倍B.2倍C.3倍D.4倍7.流水線技術(shù)的主要目的是？A.提高CPU的主頻B.增加CPU的寄存器數(shù)量C.實現(xiàn)指令級的并行處理，提高吞吐率D.簡化CPU的控制器設(shè)計8.在流水線執(zhí)行過程中，由于后一指令需要使用前一指令的運(yùn)算結(jié)果而導(dǎo)致的沖突稱為？A.結(jié)構(gòu)沖突B.數(shù)據(jù)沖突（數(shù)據(jù)冒險）C.控制沖突D.時序沖突9.采用直接映射方式時，Cache中的每一行？A.可以映射主存中的任意一塊B.只能映射主存中的一塊C.只能映射主存中連續(xù)的幾塊D.映射到主存的特定區(qū)域10.假設(shè)Cache采用4路組相聯(lián)映射，Cache容量為16K字節(jié)，每行256字節(jié)，則其總行數(shù)為？A.16B.32C.64D.128二、填空題（每空1分，共15分）1.計算機(jī)體系結(jié)構(gòu)通常分為硬件和軟件兩大部分，其中硬件部分是軟件運(yùn)行的基礎(chǔ)，軟件部分為硬件賦予生命。2.指令集體系結(jié)構(gòu)（ISA）是計算機(jī)體系結(jié)構(gòu)的，它規(guī)定了計算機(jī)硬件能執(zhí)行的所有指令的格式、功能和操作。3.CPU執(zhí)行一條指令大致需要經(jīng)過取指、譯碼、執(zhí)行等階段，這些階段在時間上是可以的，這就是流水線技術(shù)的基礎(chǔ)。4.在微程序控制器中，控制序列的存儲位置通常在中。5.當(dāng)CPU需要訪問內(nèi)存時，地址信息由提供。6.如果一條指令的執(zhí)行時間固定為T周期，則執(zhí)行n條這樣的指令所需的總時間為。7.為了解決流水線中的數(shù)據(jù)冒險，常用的方法有、插入氣泡（暫停）和向前轉(zhuǎn)發(fā)（數(shù)據(jù)旁路）。8.Cachehit時，CPU訪問主存的次數(shù)為次；Cachemiss時，CPU訪問主存的次數(shù)為次。9.浮點(diǎn)數(shù)運(yùn)算通常比定點(diǎn)數(shù)運(yùn)算。10.帶權(quán)加速比（WeightedSpeedup）S_W通常定義為/T，其中S是加速比，W是程序執(zhí)行時間中乘法運(yùn)算所占的比重。三、簡答題（每題5分，共20分）1.簡述硬布線控制器和微程序控制器的區(qū)別。2.什么是數(shù)據(jù)通路？簡述CPU數(shù)據(jù)通路中的主要部件及其功能。3.什么是流水線沖突？列舉三種主要的流水線沖突類型。4.簡述Cache的基本工作原理。四、分析題（每題10分，共20分）1.某CPU采用4級流水線（IF：取指，ID：譯碼，EX：執(zhí)行，WB：寫回），假設(shè)指令在各級流水線段的執(zhí)行時間（包括延遲和吞吐時間）均為1個時鐘周期。若某程序由100條指令組成，其中90%的指令都是順序執(zhí)行，其余10%的指令發(fā)生數(shù)據(jù)冒險，導(dǎo)致需要插入1個時鐘周期的暫停（bubble）。請計算該程序的總執(zhí)行時間（以時鐘周期為單位）。2.假設(shè)一個直接映射的Cache，其容量為16KB，每行（Block）大小為128字節(jié)。主存容量為1MB，按字節(jié)編址。當(dāng)CPU訪問主存地址`HFFFE0H`時，請計算：①該主存塊（Block）在Cache中的行號是多少？②如果該塊已存在于Cache中（即發(fā)生Hit），其對應(yīng)的Cache地址（標(biāo)記+索引+有效位）是什么？③如果該塊不在Cache中（即發(fā)生Miss），需要從主存讀取到Cache，請給出其在Cache中的地址（標(biāo)記+索引+有效位）。（注：地址`HFFFE0H`的高4位`HFF`為標(biāo)記，中間7位`HFE0`為索引，低3位`H0`為有效位/塊內(nèi)地址）五、設(shè)計題（共25分）設(shè)計一個簡單的單周期CPUdatapath，用于執(zhí)行以下三條RISC指令：*`ADDR1,R2,R3`：將寄存器R2和R3的內(nèi)容相加，結(jié)果存入R1。*`SUBR1,R2,R3`：將寄存器R2和R3的內(nèi)容相減，結(jié)果存入R1。*`MULR1,R2,R3`：將寄存器R2和R3的內(nèi)容相乘，結(jié)果存入R1。要求：1.繪制datapath的邏輯框圖，標(biāo)明所有主要寄存器（PC、IR、MAR、MDR、R0-R3、ALU輸出等）、ALU、多路選擇器（MUX）以及必要的控制信號。（注：可簡化表示，如不畫出所有控制信號線）2.簡要說明ALU需要實現(xiàn)哪些功能，以及如何通過控制信號選擇不同的功能。3.簡述數(shù)據(jù)是如何在datapath中流動的，特別是對于`ADD`指令。試卷答案一、選擇題1.D2.C3.C4.B5.B6.B7.C8.B9.B10.C二、填空題1.接口2.指導(dǎo)3.重疊4.控制存儲器（或控制存儲器）5.地址寄存器（AR）/程序計數(shù)器（PC）6.nT7.插入氣泡（暫停）/轉(zhuǎn)發(fā)（數(shù)據(jù)旁路）8.1，29.更復(fù)雜/耗時10.W*S三、簡答題1.解析：硬布線控制器使用組合邏輯電路直接根據(jù)指令操作碼和狀態(tài)生成控制信號，速度快，但設(shè)計復(fù)雜，不易修改和擴(kuò)展。微程序控制器使用微指令在控制存儲器中存儲控制序列，通過微地址產(chǎn)生下一微指令地址，設(shè)計相對靈活，易于修改和擴(kuò)展，但速度相對較慢，且控制器本身需要額外的存儲器。2.解析：數(shù)據(jù)通路是CPU內(nèi)部傳輸數(shù)據(jù)的通道和部件集合。主要部件包括：寄存器組（如PC、IR、DR、通用寄存器、狀態(tài)寄存器等）、ALU（算術(shù)邏輯單元）、數(shù)據(jù)總線、地址總線、多路選擇器（MUX，用于選擇數(shù)據(jù)源）、以及連接這些部件的控制器產(chǎn)生的控制信號線。數(shù)據(jù)通路負(fù)責(zé)在指令執(zhí)行的不同階段（取指、譯碼、執(zhí)行、寫回）之間傳遞指令、操作數(shù)和運(yùn)算結(jié)果。3.解析：流水線沖突是指在流水線執(zhí)行過程中，由于資源限制或數(shù)據(jù)依賴關(guān)系，導(dǎo)致指令無法按預(yù)期順序或時間完成操作而發(fā)生的障礙。主要類型有：結(jié)構(gòu)沖突（硬件資源不足，如只有一個內(nèi)存端口）；數(shù)據(jù)沖突（數(shù)據(jù)冒險），又可分為：RAW（后一指令需要用前一指令的結(jié)果，F(xiàn)orwarding/bypassing可緩解）、WAR（后一指令的結(jié)果被前一指令使用）、WAW（后一指令的結(jié)果被同一指令的另一個操作數(shù)使用）；控制沖突（分支指令的預(yù)測錯誤導(dǎo)致后續(xù)指令送入流水線后被沖走）。4.解析：Cache的基本工作原理是利用速度更快、容量更小的高速緩存（Cache）存儲近期頻繁訪問的主存數(shù)據(jù)副本。當(dāng)CPU訪問內(nèi)存時，系統(tǒng)首先在Cache中查找所需數(shù)據(jù)（命中Hit）還是未找到（未命中Miss）。若命中，直接從Cache提供數(shù)據(jù)，速度極快；若未命中，則需要從較慢的主存中讀取所需數(shù)據(jù)塊，同時將該數(shù)據(jù)塊調(diào)入Cache，并可能替換掉Cache中已有的某個塊（替換算法）。這樣，大部分近期訪問的數(shù)據(jù)都存放在Cache中，從而大大提高了內(nèi)存訪問速度。四、分析題1.解析：*順序執(zhí)行的90%指令，每條指令需要4個時鐘周期（IF+ID+EX+WB）。總耗時=90*4=360周期。*發(fā)生數(shù)據(jù)冒險的10%指令（10條），每條指令需要插入1個氣泡，總耗時=4（正常執(zhí)行）+1（暫停）=5周期。10條指令總耗時=10*5=50周期。*程序總執(zhí)行時間=360+50=410個時鐘周期。2.解析：*①主存地址`HFFFE0H`。Cache行大小為128字節(jié)，即`H0080H`。將地址右移7位（去掉塊內(nèi)地址和行號），得到`HFF80H`。再右移3位（去掉塊內(nèi)地址），得到`HFFH`。這是組號（索引），也是Cache地址中的索引部分。*②若發(fā)生Hit，標(biāo)記是地址的高位部分，即`HFFH`。索引已知為`HFFH`。有效位（Validbit）通常為1。Cache地址為`標(biāo)記|索引|有效位`=`HFFH|HFFH|1`=`HFFFH`。*③若發(fā)生Miss，需要將主存塊調(diào)入Cache。Cache采用直接映射，主存塊地址`HFFFE0H`的索引`HFFH`決定了它將放入Cache的第`HFFH`行。標(biāo)記是去掉索引和塊內(nèi)地址的部分，即`HFF`。因此，在Cache中，該塊地址為`標(biāo)記|索引|有效位`=`HFFH|HFFH|0`（假設(shè)未命中時有效位為0）=`HFF0H`。（注：這里假設(shè)Cache行地址由標(biāo)記+索引組成，有效位單獨(dú)考慮，實際Cache行地址可能包含標(biāo)記和索引的全部或部分，具體取決于設(shè)計，此答案按最常見方式解讀）。五、設(shè)計題1.解析：繪制datapath框圖需要包含以下核心元素：*寄存器：PC（程序計數(shù)器），IR（指令寄存器），MAR（主存地址寄存器），MDR（主存數(shù)據(jù)寄存器），R0-R3（通用寄存器），ALU輸出暫存寄存器（可選，但有助于清晰）。*ALU：用于執(zhí)行加法、減法、乘法運(yùn)算。需要輸入R2和R3的值，根據(jù)控制信號選擇運(yùn)算類型，輸出結(jié)果。*多路選擇器（MUX）：至少需要一個，用于在寫回階段選擇ALU的輸出或某個寄存器的輸出（例如，分支指令時選擇PC+4或分支目標(biāo)地址）送往R1。可能還需要在MDR寫入寄存器前選擇數(shù)據(jù)源（來自內(nèi)存還是ALU）。*數(shù)據(jù)流：PC指向內(nèi)存地址，內(nèi)存地址送MAR，內(nèi)存操作（讀/寫）結(jié)果送MDR。MDR內(nèi)容送MUX，MUX選擇的數(shù)據(jù)送R1或ALU輸入。R0-R3的內(nèi)容送ALU或作為數(shù)據(jù)源。ALU結(jié)果送寫回目的地（R1）。*控制信號：需要控制信號來選擇哪個寄存器組的數(shù)據(jù)被讀入ALU或?qū)懟丶拇嫫鳎x擇ALU執(zhí)行哪種運(yùn)算，控制內(nèi)存讀寫操作，以及控制MUX的數(shù)據(jù)來源。控制信號通常由指令操作碼和狀態(tài)位（如標(biāo)志位）產(chǎn)生。*框圖應(yīng)清晰展示各部件及其連接關(guān)系，并標(biāo)注關(guān)鍵寄存器和可能的控制信號（如`MemRead`,`MemWrite`,`RegWrite`,`ALUOp`,`ALUSrc`,`RegDst`等，可根據(jù)具體設(shè)計簡化或增減）。2.解析：該CPU需要實現(xiàn)至少三種運(yùn)算：加法（+）、減法（-）、乘法（*）。ALU應(yīng)能支持這些基本運(yùn)算。*通過控制信號`ALUOp`來選擇運(yùn)算類型。例如，`ALUOp=00`可選加法，`ALUOp=01`可選減法，`ALUOp=10`可選乘法。*控制信號`ALUSrc`用于選擇ALU的另一個輸入是來自寄存器文件還是內(nèi)存數(shù)據(jù)（MDR）。對于這三條指令，ALU的兩個輸入通常都來自寄存器文件（R2和R3），所以`ALUSrc`可設(shè)為固定值（如0），表示選擇R2或R3作為第二輸入。*控制信號`RegDst`用于選擇寫回操作的結(jié)果存入哪個寄存器。對于`ADD`和`SUB`，結(jié)果存入R1；對于`MUL`，結(jié)果也存入R1。`RegDst`需要根據(jù)指令操作碼來設(shè)置。3.解析：以`ADDR1,R2,R3`為例，數(shù)據(jù)流如下：1.PC指向當(dāng)前指令地址，送MAR，從主存讀取指令到MDR，指令解碼后送IR。2.根據(jù)IR中的操作碼，產(chǎn)生控制信號。假設(shè)`RegDst=1`,`ALUSr